Quartus II 警告与错误.pdfVIP

quartus ii 警告及错误 2010-04-18 10:14 1.Found clock-sensitive change during active clock edge at time time on register name 原因：vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载 等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果 为导致结果不正确。 措施：编辑vector source file 2.Verilog HDL assignment warning at location: truncated value with size number to match size of target (number : HDL , :reg[4:0] a; 32 , 原因在 设计中对目标的位数进行了设定如 而默认为 位将位 数裁定到合适的大小 : , ,