山科大微机原理第7章_1.pptVIP

微机原理及应用 信息与电气工程学院 第7章 存储系统(4学时) 7.1 存储系统组成 7.1.1 层次结构 7.1.2 高速缓存 7.1.3 技术指标 7.2 半导体存储器 7.2.1 读写存储器 7.2.2 只读存储器 7.1.1 层次结构 寄存器 微处理器内部的存储单元 高速缓存(Cache) 完全用硬件实现主存储器的速度提高 主存储器 存放当前运行程序和数据 采用半导体存储器构成 辅助存储器 磁记录或光记录方式 磁盘或光盘形式存放可读可写或只读内容 以外设方式连接和访问 7.1.1 层次结构 层次结构解决存储器件的价格、容量、速度矛盾 7.1.1 层次结构—存储器访问的局部性原理 出色效率来源于存储器访问的局部性原理 处理器访问存储器时，所访问的存储单元在一段时间内都趋向于一个较小的连续区域中 空间局部：紧邻被访问单元的地方也将被访问 时间局部：刚被访问的单元很快将再次被访问 程序运行过程中，绝大多数情况都能够直接从快速的存储器中获取指令和读写数据 当需要从慢速的下层存储器获取指令或数据时，每次都将一个程序段或一个较大数据块读入上层存储器 后续操作就可以直接访问快速的上层存储器 7.1.2 高速缓存 高速缓存：在相对容量较大而速度较慢的主存DRAM与高速处理器之间设置的，少量但快速的SRAM组成的存储器 高速命中 微处理器读取主存的内容已包含在Cache中，可以直接读取Cache，不用访问主存 高速缺失 微处理器读取主存的内容不在Cache中，需要访问主存读取一个数据块 命中率 高速命中的概率 7.1.2 高速缓存 7.1.2 高速缓存—Cache结构 主存以字节为寻址单位 Cache以行为寻址单位 Cache行包含B个主存字，对应一个主存块 Cache与主存间的数据传送以数据块为单位 主存划分成M＝2n÷B个“主存块” Cache具有m个“Cache行” Cache由数据存储器和标签存储器组成 数据存储器：高速缓存主存数据 标签存储器：保存数据所在主存的地址信息 7.1.2 高速缓存—Cache结构 7.1.2 高速缓存—地址映射 地址映射：确定主存块与Cache行之间的对应关系 直接映射 将每个主存块固定地映射到某个Cache行 硬件简单、易于实现，但容易发生冲突、利用率较低 相关映射 将一个主存块存储到任意一个Cache行 使用灵活、利用率高，但实现电路比较复杂 组合映射 用多个相关映射的Cache按直接映射组合形成 多采用2/4/8相关映射的Cache为一组 各组采用直接映射，分别被称为2路/4路/8路组合映射 7.1.2 高速缓存—替换算法 替换问题 新主存块要进入Cache，决定替换哪个原主存块 直接映射Cache，只能替换唯一的一个Cache行 完全相关和组合相关，需要选择替换算法 近期最少使用LRU算法 替换最长时间未被使用的Cache行 先进先出FIFO算法 替换存放时间最长的Cache行 最不常用LFU算法 替换访问次数最少的Cache行 随机算法 随意替换一个Cache行 7.1.2 高速缓存—写入策略 解决处理器写入Cache引起主存和Cache内容不一致性问题 直写 处理器对Cache写入的同时，也写入到主存 缓冲直写Cache 回写 增加一个更新位 更新Cache时，不立刻写入主存，使更新位置位 替换时，在确认更新位为1后，才进行回写主存 回写Cache的性能要高于直写Cache 7.1.2 高速缓存—80486的片上高速缓存 8KB容量，4路组合地址映射方式 16个字节为一个Cache行(主存块) 4个相关组合的Cache为一组(Set)，128组使用直接映射 2KB Cache分成128个行，采用直接映射，同一行的4个Cache为一组，采用相关映射 “伪近期最少使用LRU”替换算法 每个Cache行有一个有效位 每组Cache的4个Cache行对应3位LRU位 缓冲直写式写入策略 写操作未命中Cache，不进行高速缓存的回填 7.1.2 高速缓存—80486的片上高速缓存 7.1.3 技术指标 存储容量 主存存储容量：以字节B(Byte)为基本单位 半导体存储器芯片：以位b(Bit)为基本单位 存储容量以210＝1024规律表达KB，MB，GB，TB 厂商常以103＝1000规律表达KB，MB，GB，TB 存取时间 发出读/写命令到数据传输操作完成所经历的时间 存取周期 两次存储器访问所允许的最小时间间隔 存取周期大于等于存取时间 7.2.1 随机存储器—主要类型 SRAM(静态RAM) 以触发器为基本存储单元 不需要额外的刷新电路 速度快，但集成度低、功耗和价格较高 DRAM(动态RAM) 以单个MOS管为基本存储单元 要不断进行刷新操作 集成度高、价格低、功耗小，但速度较SRAM慢