清华版图设计经典课件第七讲.ppt

第七讲 Dracula LVS LPE Postsim 分层设计 Outline LVS的常用设置与错误类型 LPE/PRE版图寄生提取 后仿真 分层设计的几个问题 LVS Internal Flow Filter unused devise Filter unused devise LVS Initial Node Pairs LVS comparison using text extracted from the schematic and layout as a starting point LVS result heavily rely on the matching of input labels Use CPOINT-FILE command (in *Description block) to specify the label matching of layout and schematic LVS Check Option LVS Check Option LVS Device Reduction Dracula is capable of performing LVS up to gate level Gate information is extracted from layout by device reduction Gate information is extracted stage-by-stage Primitive structures by device extraction include: MOS, BJT, Res, Dio and Cap LVS Device Reduction LVS Device Reduction LVS Device Reduction LVS Comparison Option LVS Comparison Option LVS Parameter Comparison LVS Parameter Comparison 修改前的lvspr.lvs 修改后的lvspr.lvs LVS Debug LVS报告在lvspr.lvs中其结构和内容上一讲已经通过例子来介绍过 LVS error比DRC error要难以debug 若设计中有子单元，一般先检查底层子单元，待其全部正确后再检查顶层单元 LVS结果与指定的pin, label等密切相关，所以在指定时一定不要弄错 很多error都是相关的，一个error可能会连锁导致很多error，故修正一个后马上重做LVS 要debug LVS error，须熟知error types，所有的error type可在矛盾点列表(Discrepancy point listing)中查看 LVS Error Types LVS Error Types LVS Error Types LVS Error Types LVS Error Types LVS Error Types LVS Error Types LPE(Layout Parameter Extraction) LPE LPE Netlist 做LPE时，schematic和layout中的元件类型、数量、相互间的连接关系必须一致，即电路拓扑必须一致，否则会产生错误 若schematic和layout中元件的参数不一样，则以layout中提取出来的值为准 提取的参数主要包括元件参数（如mos管W/L，AD，PD，AS，PS，电阻阻值，电容容值等）和节点的寄生电容 提出出来的Netlist符合Hspcie格式 LPE的例子 查看LPENET.DAT 寄生提取 --- 晶体管 查看LPENET.DAT 查看LPENET.DAT PRE(Parasitic Resistance Extraction) 从上面的LPENET.DAT可知，lpe中只给出了提取元件参数和节点寄生电容的操作 为了更精确地模拟电路工作，除了提取元件参数和节点寄生电容外，还需提取寄生电阻，即PRE 上华提供了PRE command file，实际上是在lpe的基础上，增加了提取寄生电阻的操作 仍以第三讲中的第一个版图作业为例 PRE 查看PRENET.DAT 查看PRENET.DAT 查看PRENET.DAT 查看PRENET.DAT 查看PRENET.DAT 查看PRENET.DAT PRENET.DAT中的问题 没有提取contact和via的寄生电阻 没有提取S、D区的寄生电阻 没有提取Gate上的电阻 PRENET.DAT中的问题 关于LPE和PRE 寄生提取需要工艺厂商提供的工艺参数来支持，如方块电阻，单位面积电容等 一般来说，在合理的版图设计下（contact和via