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数电组合逻辑研究报告
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西安电子科技大学实验报告
数字电路实验—组合逻辑研究实验（二）
组合逻辑电路研究
一：实验目的
1 熟悉VHDL语言编程仿真以及对quartus软件应用。
2熟悉三八译码器，与数据选择器的原理以及用法
二：实验器材：
实验室数字电路实验板（含FPGA）
示波器 电源 计算机 连线若干
三：实验原理
本次实验主要内容是利用FPGA编程下载实现上节课对组合逻辑的研究内容，加深对数据选择器和译码器的理解与应用。
基本原理是利用数据选择器和基本逻辑单元完成输入输出的函数功能。
四：实验步骤：
1根据要求，设计VHDL语言完成函数F=m（0 4 5 8 12 14）
VHDL语言如下：
entity v74151 is --实体表达
port( --端口说明
E_L: in bit ;
A : in bit_vector (2 downto 0);
D: in bit_vector(0 to 7);
Y: out bit);
END v74151;
architecture a of v74151 is --结构体说明，74ls151功能说明
begin
process(A,D,E_L) --进程 if语句
begin
if (E_L=0) then
case A is
when 000=
Y=D(0);
when 001=
Y=D(1);
when 010=
Y =D(2) ;
when 011=
Y =D(3) ;
when 100=
Y =D(4) ;
when 101=
Y =D(5) ;
when 110=
Y =D(6) ;
when 111=
Y =D(7) ;
end case;
end if ;
end process;
end a ;
ENTITY hanshu IS --函数实体表达
PORT( --端口说明
A,B,C,E: in bit ;
F: out bit
);
end hanshu ;
architecture one of hanshu is
component v74151 --74ls151调用声明
port(
E_L: in bit ; --使能端，低电平有效
A : in bit_vector (2 downto 0);
D: in bit_vector(0 to 7);
Y: out bit
);
end component;
signal temp_node: bit_vector(0 to 7); - -定义中间信号
begin
U1:v74151
port map (A=ABC,E_L=0, D=temp_node ,Y=F);
temp_node(0)=not E;
temp_node(4)=not E;
temp_node(7)=not E;
temp_node(1)=0;
temp_node(3)=0;
temp_node(5)=0;
temp_node(2)=0;
temp_node(6)=1; -- 实现函数功能
end one;
EDA工具生成的底层电路图如图所示： 仿真波形如下：
二：报警器：用译码器，显示电路来表示，装置共有三个报警信号，当地一路有信号时，数
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