第6章 常用EDA工具软件.ppt

6.2.1 Foundation设计流程 Foundation 有原理图和HDL两种设计方式，相对应的有两种设计流程。 1．原理图输入方式设计流程 原理图主输入方式的设计流程如图6.23所示，各步工作由项目管理器统一管理。 (1) 编辑原理图和生成网表：利用Xilinx提供的符号库，在原理图编辑器中设计系统原理图。原理图设计好后，在原理图编辑器选择菜单“Options”→“Create Netlist”即可生成网表。若省略这一步，在进行下一步操作时，项目管理器会询问是否生成网表。 图6.23 原理图输入方式设计流程 (2) 软件到硬件的实现：要将设计的软件系统实现到具体芯片，包括一系列的操作。其具体的顺序是：转换(Translate)→映射(Map)→放置和布线(Place Route)→时序分析(Timing)→配置(Configure)。最后生成可以写到具体芯片的目标文件中。 (3) 有关仿真及分析：逻辑仿真器(Logic Simulator)支持4种类型的仿真。其中功能仿真用来验证系统的逻辑功能是否正确；时序仿真是经适配到选定的芯片后进行的仿真验证，它将模拟芯片的实际动作，其仿真时间模型很严格，模型将门级延时计算在内，可以分析出竞争和冒险，经过时序仿真验证过的设计基本上与实际电路相一致；时序分析是验证芯片中电路可能的工作速度，分析引脚之间及内部信号之间的时间延时，初步确定芯片中电路的工作性能。 (4) 芯片编程：在经过各种仿真验证之后，可以将生成的目标文件写到芯片中去，以实现对芯片的实际配置，实现所需要的功能。 2. 硬件描述语言输入方式设计流程 硬件描述语言(HDL)作为主设计输入的流程如图6.24所示。该主设计输入方式的设计流程中仅有一项与原理图主设计输入流程不同。在HDL主设计输入流程中的“逻辑综合”，对应地在原理图主设计流程中是“生成网表”。 图6.24 HDL主设计输入流程 6.2.2 Foundation设计举例 为了使读者掌握Foundation的VHDL设计操作，下面介绍一个4位二进制的加法器的VHDL设计和测试的全过程。本设计采用的目标器件为低成本、高性能的Spartan系列芯片，容量等效于5 000个逻辑门的XCS05-3-PC84。 1. 创建新工程 设新工程为ADDER4B，在创建新工程ADDER4B之前，首先需为本设计工程建立一个空的目录，如E：\XLINEXAM。运行Foundation，进入Foundation项目管理器后，会出现一个项目管理器对话框。在对话框中选中Create a New Project单选按钮，然后单击OK按钮，出现如图6.25所示的新工程设置对话框。在此对话框中输入工程名“ADDER4B”及目录名，然后选中HDL单选按钮。单击OK按钮，新工程设置完毕。建立新工程也可直接执行File|New Project命令，产生New Project。 图6.25 设置新工程信息对话框 2．创建HDL源文件 (1)进入HDL编辑器 在Foundation项目管理器中，选中Flow按钮后在显示的流程图中选中Design Entry栏中最左侧的按钮，进入HDL单击辑(HDL Editor)。出现如图6.26所示的对话框，选中Create Empty(创建空文档)，单击OK按钮后进入HDL编辑器主界面。 (2)输入VHDL源程序并将其保存 在HDL编辑器中输入例6.3所示的源程序，然后执行File|Save命令，在对话框中填入文件名ADDER4B.VHD，单击“保存”按钮，ADDER4B.VHD立即保存到工程所在的目录中。 图6.26 进入HDL编辑器后显示的对话框 【例6.3】四位二进制加法器的源程序ADDER4B.VHD。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS PORT(A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； C： OUT STD_LOGIC_VECTOR(4 DOWNTO 0)； END ADDER4B； ARCHITECTURE ART OF ADDER4B IS SIGNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEG