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C0 S0 C1 X0 Y0 超 前 进 位 加 法 器 和 全 加 器 g0 p0 * M0 X7-0 C0 Y7-0 S7-0 M1 M3 X15-8 Y15-8 X32-24 Y32-24 S15-8 S32-24 C8 C16 C24 C32 超 前 进 位 加 法 器 超 前 进 位 加 法 器 * 4位超前进位加法器递推公式 超 前 进 位 加 法 器 * 超前进位发生器 半加器的运算 * X Y + S C 0 0 + 0 0 0 1 + 1 0 1 0 + 1 0 1 1 + 0 1 * 半加器的真值表 X (input) Y (input) S（sum) C (carry) 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表1：半加器的真值表 X Y + S C X, Y : 各1位二进制数 S : 相加的和（Sum） C : 向高位的进位（Carry） * 半加器的逻辑表达式 X, Y : 各1位二进制数 S : 相加的和（Sum） C : 向高位的进位（Carry） * 半加器的逻辑组合电路（1） x y’ x’ y x y S C (a) (b) * (A) (B) (C) 半加器的各种逻辑组合电路（2） * 半加器的 Verilog HDL 编程 module halfadder (S, C, x, y); input x, y; output S, C; // instantiate primitive gates xor (S, x, y); and (C, x, y); endmodule * 半 加 器 （Half Adder） H A X C Y S 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Xi、Yi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全 加 器 （Full Adder） * 全 加 器 （Full Adder） * * HA HA Xi Yi Ci C Si Ci + 1 X Y C S Full Adder Half Adder 全 加 器 （FULL ADDER） * HA HA Xi Yi Ci C Si Ci + 1 Full Adder 全 加 器 （FULL ADDER） X Y C1 S C Full Adder 全 加 器 （FULL ADDER） * Xi Yi Ci Si Ci + 1 Z1 Z2 Z3 * 全 加 器 （Full Adder） F A X S Y C Cout * 全 加 器 （Full Adder） * 全 加 器 （Full Adder） * 全 加 器 的 Verilog HDL 编 程 module FA (Cin, x, y, s, Cout); input Cin, x, y; output s, Cout; xor (s, x, y, Cin); and (z1, x, y); and (z2, x, Cin); and (z3, y, Cin); or (Cout, z1, z2, z3); endmodule * 全 加 器 的 Verilog HDL 编 程 module FA (Cin, x, y, s, Cout); input Cin, x, y; output s, Cout; xor (s, x, y, Cin); and (z1, x, y); and (z2, x, Cin); and (z3, y, Cin); or (Cout, z1, z2, z3); endmodule module FA (Cin, x, y, s, Cout); input Cin, x, y; output s, Cout; xor (s, x, y, Cin); and (z1, x, y), (z2, x, Cin)