《数字逻辑电路精品教学》w7.2脉冲异步时序电路设计.pptVIP

例 : 试用J-K触发器设计一个异步六进制加法计数器. 将时钟控制端当作激励端来看.故可得以下J-K触发器的激励表: . 0 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 d 1 1 0 0 1 0 0 1 1 0 0 1 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 0 0 1 d 1 1 1 1 0 d d d d