集成电路设计基础第11章数字集成VLSI系统设计基础.pptVIP

集成电路设计 主讲教师 曾凡太 zftforcanada@ 第11章 集成电路数字系统设计基础 概述： 集成电路数字系统 传统的设计方法：基于门电路的设计方法 现代的设计方法：基于HDL语言的设计方法。 11.1 HDL语言简介 11.1 HDL语言简介 1 开关级描述：描述电阻、晶体管之间互联关系。 2 门级描述： 描述基本逻辑门、触发器相互连接关系。 3 寄存器传输级描述： 描述寄存器之间数据传递。 数字集成电路设计流程 1 确定系统规范 2 系统框架设计 3 源代码设计 4 FPGA逻辑综合和硬件验证 5 ASIC逻辑综合 6 综合后仿真 7 版图设计 8 版图后仿真 9 提交版图数据、制版流片和芯片测试 VHDL / Verilog HDL 语言 VHDL语言起源 加法器的设计(1) 加法器有半加器，全加器两种，利用两个半加器可以构成一个全加器。 半加器和全加器的电路如图10.10所示。 半加器 加法器设计(2) LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY full_adder IS PORT (a，b，cin:IN STD_LOGIC； Sum，co:OUT STD_LOGIC)； END full_adder； ARCHITECTURE full1 OF full_adde