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四时序逻辑电路之状态机篇 状态转移图 电子表控制器_状态转移图 电子表控制器_当前状态与输出信号关系 电子表控制器_说明部分、状态更新进程 电子表控制器_ 输出组合进程 电子表控制器_ 输出组合进程 电子表控制器 状态机 状态机 研究状态（当前状态和下一状态）以及状态转换 有限状态机：状态可穷举 有限状态机利用状态转移使输出信号在有限状态机状态节拍的控制下变化, 以实现对被控对象的控制。 状态机 状态机的表示 状态转换表、状态转换图、时序图 状态机分 Mealy型：输出与状态、输入皆有关 Moore型：输出仅与状态有关 状态机的设计风格 元件（Component） Cnt24.vhd Cnt24.vhd Top.vhd Top.vhd Top.vhd Cnt12_24.vhd Cnt12_24.vhd Cnt12_24.vhd Cnt12_24.vhd * * What is this? Start S3 S1 S2 Rst Out=0 S5 S4 Out=5 Out=4 Out=3 Out=2 Out=1 CLK SK ControlFSM HK MK EK Time HAdd MAdd Save CLK SK ControlFSM HK MK EK Time HAdd MAdd Save 1 0 0 0 保存 0 0 校时 0 0 0 1 计时 Save Madd Hadd Time 输出信号 当前状态 Architecture bhv Of clkFSM Is Type State Is (st_Time,st_Adj,st_Save); Signal CurState,NextState: State; Begin REG: Process (Clk, NextState) Begin if Clkevent And Clk = 1 Then CurState = NextState; End if; End Process REG; Comb:Process (CurState,SK,HK,MK,EK) Begin Case CurState is When st_Time=Time=1; Hadd=0; Madd=0; Save=0; If ( SK = 1 ) Then NextState = st_Adj; Else NextState = st_Time; End if; When st_Adj =Time=0; Save=0; If ( HK = 1 ) Then Hadd=1; else Hadd=0; end if; If ( MK = 1 ) Then Madd=1;else Madd=0; end if; If ( EK = 1 ) Then NextState = st_Save; Else NextState = st_Adj; End if; When st_Save = Save=1; Time=0; Hadd=0; Madd=0; NextState = st_Time; When others = Time=0; Hadd=0; Madd=0; Save=0; NextState = st_Time; End case; End Process Comb; 信息 处理单元 控制单元 数字系统 信息 信息 控制单元实现方式： MCU 控制寄存器 有限状态机(FSM) 层次图 TopModule SubModule1 SubModule0 信号流图 Top.vhd cnt60.vhd cnt60.vhd cnt24.vhd 时 分 秒 cnt60.vhd cnt60.vhd 1Hz ？ ？ cnt24.vhd LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; Entity cnt24 is port ( CLK: in std_logic; CY : out std_logic; CNT: out std_logic_vector(7