时序逻辑电路CH50.pptVIP

一、RAM 的结构 存储矩阵 … 读/写 控制器 地 址 译 码 器 … 地 址 码 输入 片选 读/写控制 输入/输出 CS R / W I / O [例] 对 256 ? 4 存储矩阵进行地址译码 一元地址译码 … … … D3D2D1D0 W0 W1 W256 译 码 器 0 0 1 1 1 0 1 0 0 1 1 1 A0 A1 A7 1 0 . . . 0 W1 1 0 1 0 8线 — 256线 缺点: n 位地址输入的译码器,需要 2n 条输出线。 1 0 1 0 二元地址译码 Y0Y1 Y15 … A0 A1 A2 A3 X0 X1 X15 行 译 码 器 A4 A5 A6 A7 … 列译码器 Dout 4线 —16线 1 0 . . . 0 1 0 … 0 8 位地址输入的 地址译码器,只有 32 条输出线。 25 (32) 根行选择线 10 根地址线 — 2n (1024)个地址 25 (32)根列选择线 1024 个字排列成 — 32 ? 32 矩阵 当 X0 = 1，Y0 = 1 时， 对 0-0 单元读(写) 当X31 = 1，Y31 = 1时， 对 31-31 单元读(写) [例] 1024 ? 1 存储器矩阵 二、RAM的存储单元 1. 静态存储单元 基本工作原理： T5 T6 T7 T8 D D Xi Yi S R 位 线 B 位 线 B T5、T6 — 门控管 控制触发器与位线的连通 截止 截止 ? ? 导通 导通 0 截止 截止 ? ? 0 1 导通 导通 读操作时: 写操作时: T7、T8 — 门控管 控制位线与数据线的连通 0 0 1 MOS管为 简化画法 2. 二进制异步减法计数器 Q2Q1Q0 CP 0 1 2 3 4 5 6 7 8 0 0 0 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 用T ?触发器 (J = K = 1) 上升沿触发 CP0= CP CP1= Q0 CP2= Q1 B = Q2n Q1n Q0n 二进制异步计数器级间连接规律 CPi = Qi-1 CPi = Qi-1 减法计数 CPi = Qi-1 CPi = Qi-1 加法计数 下降沿 上升沿 T ?触发器的触发沿 计数规律 1 Q0 1J 1K C1 FF0 Q0 Q1 1J 1K C1 FF1 Q1 1 Q2 1J 1K C1 FF2 Q2 1 B CP 1 2 3 4 5 6 7 14 13 12 11 10 9 8 74197 CT/LD Q2 D2 D0 Q0 CP1 地 VCC CR Q3 D3 D1 Q1 CP0 74197 Q0 Q1 Q2 Q3 CR CP1 D0 D1 D2 D3 CP0 CT/LD 3. 集成二进制异步计数器 74197、74LS197 计数/置数 异步清零 异步置数 加法计数 二 — 八 — 十六进制计数 二-八-十六进制计数器的实现 M = 2 计数输出： M = 8 计数输出： Q1 Q1 Q2 1J 1K C1 FF2 Q2 1 Q3 1J 1K C1 FF3 Q3 1 1 1J 1K C1 FF1 CP1 CP0 1 1J 1K C1 FF0 Q0 Q0 M = 16 计数输出： 其它：74177、74LS177、74293、74LS293 等。 5.2.3 十进制计数器 （8421BCD 码） 一、十进制同步计数器 1. 十进制同步加法计数器 0000 0001 /0 0010 /0 0011 /0 0100 /0 0101 /0 0110 /0 0111 1000 1001 /0 /0 /0 /1 状态图 时钟方程 输出方程 0 0 0 0 0 0 0 0 Q3nQ2n Q1nQ0n 00 01 11 10 ? ? 1 0 ? ? ? ? 00 01 11 10 C Q1nQ0n Q3nQ2n 00 01 11 10 00 01 11 10 Q3n+1 Q2n+1 Q1n+1 Q0n+1 ? ? ? ? 0 0 0 1 0 1 0 1 1 0 0 1 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1