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BERT模拟 再利用器件退化特征参数AGE计算器件电学退化量 两种方法 注意：AGE为应力时间的函数 建立器件参数与AGE的关系 实验拟合确定 Pi可以为Vt，Vdsat，Rd等参数 直接采用AGE来反映?ID的变化 BERT模拟 两种方法模拟结果 参数建模法的模拟结果 ?ID建模法的模拟结果 两种器件电学退化方法的比较 目前多采用?ID建模法 物理含义不直观 方便、和实验吻合好 ?ID建模法 参数很难提取 通用性差 物理意义直观 参数建模法 缺点 优点 · * 北京大学微电子研究院 * MOS电路可靠性 器件可靠性对电路的影响 －很少报道电路可靠性 －影响难以预测 －实验和表征非常困难 器件可靠性 电路可靠性 紧密相关 器件可靠性对电路的影响 －反相器 －逻辑电路 －SRAMS －RF电路 －硬击穿 －软击穿 －特性退化 器件可靠性 对电路的影响 硬击穿 定义参数 实验测量验证 x－源端，s＝0 x －漏端， s＝1 硬击穿 从栅到沟道出现通道 开状态电流增加2个数量级 关状态电流增加6个数量级 采用RG＝VG/IG表征栅通道 与击穿位置相关 栅沟道击穿等效电路 －VG 0，电子从源漏到栅 －VG 0，电子从栅通过衬底到达源漏 栅源击穿等效电路 硬击穿 栅漏击穿等效电路 软击穿 器件特性变化不大 －增加了关态漏电流 器件开态 －栅电流增大 －对薄tox增加的电流量大于表征栅隧穿电流 栅电流的变化 SBD(1) HBD(2) 软击穿 器件关态 －击穿出现在漏，GIDL会提高5个数量级 －栅漏交叠处栅氧化层陷阱俘获电子 SBD导致短沟道器件关态电流增加 GIDL和SILC的关系 GIDL的物理图像 软击穿 对低W/L的器件 －击穿会出现在栅中相当部分区域 －跨导下降50% －饱和电流下降30% 采用正向和反向转移特性来分析击穿位置 反向 正向 Ids Isd 反向 正向 器件可靠性对电路的影响 反相器的影响 逻辑电路的影响 SRAM存储器 反相器件特性变化 正电压应力 －NMOS退化 －地电流增加 负电压应力 －PMOS退化 －VDD电流增加 原始特性 正电压应力 负电压应力 IdsnMOS IdspMOS 反相器件直流特性变化 正电压应力 －无法产生好的‘0’电位 负电压应力 －无法产生好的‘1’电位 电压特性 逻辑电路 击穿未引起太大问题 中间单元出现退化情况 －节点B负载增加，无法达到最高电位 －节点C无法有最小电位 －最后单元修正了波形 逻辑电路 环振电路 －经过多次击穿，虽然频率下降，但依然有功能 －泄漏电流增加 SRAM 击穿可以出现在不同的位置 －漏端 VL漏端的PMOS VR漏端的NMOS －p型源端 －n型源端 SRAM 静态噪声容限，Static Noise Margin(SNM) VIL VIH VOH VOL 蝴蝶图 SRAM pMOS源端SBD － VL VR VR(输入)的变化不影响VL(输出) VL(输入)的变化影响VR(输出) PMOS电流能力增强导致曲线右移 VR(输出)存在注入电源 SRAM 静态噪声容限下降 －p、n型源端击穿导致曲线不对称变化 －p型源端击穿影响不太大，因为NMOS驱动足够大来抵消影响 －n型源端击穿影响较大，因为pMOS驱动弱 －漏端击穿减少了效率，导致噪声容限下降 RF电路 模拟电路的指标多 －一次击穿能够导致电路不工作 器件通常工作在饱和区 －热载流子效应增强 栅击穿对LNA影响 －增益下降5dB(3x) －噪声指数从2dB到3dB －最小反射频率漂移 600MHz,且工作点处S11从-27dB到-9dB 提高电路可靠性的方法 SRAM存储器 SRAM改进电路 泄漏电流可以显著影响到功耗和性能 －WL低电平降到－100mV以减少漏电流 －将单元电压调整到VDD－100mV 稳定性会下降，可增加面积提高稳定性 可靠性和面积之间折中 SRAM改进电路 大Vt Lmin 无BRC 有BRC SRAM改进电路 不同单元的读出电流和面积的比较，都满足最低的稳定性要求 电路可靠性考虑因素 高速电路的时序问题 增加上升/下降/延迟时间 电路内部负载增加 增加栅泄漏电流 增加功耗 电路失效 增加关态泄漏电流 对电路的影响 问题 MOS电路可靠性模拟 IC工作可靠性与IC设计相联系 在设计阶段验证电路的可靠性能力 识别电路中存在的可靠性最弱器件或单元电路位置的能力 电路可靠性模拟 内在可靠性能力：可靠性提升从工艺阶段进入到设计阶段 电路规模的扩大导致可靠性问题的查找会变得非常复杂，需要借助电路可靠性分析技术 加快生产周期的要求=在设计阶段能够考虑到电路的可靠性要求 产品成本降低的要求 提