集成电路设计VHDL教程第5课.pptVIP

VHDL中的并行条件语句和并行选择语句，VHDL中的文字 本课要熟悉的内容 掌握并行条件语句的格式、作用、敏感信号量以及启动方式； 掌握并行选择语句的格式、作用、敏感信号量以及启动方式； 为什么要进行数据类型转换？如何进行数据类型转换？ 了解VHDL语言不同的描述风格； 掌握VHDL中的文字。 一、实现表决器的不同代码 二、复习：并行语句(P66-67) 并行语句的特点： 并行信号代入语句(P71) 三、并行选择语句 并行选择语句(P71-72) LIBRARY IEEE; USE IEEE. STD_LOGIC_1164. ALL; USE IEEE. STD_LOGIC_UNSIGNED. ALL; ENTITY decoder IS PORT(a, b, c: IN STD_LOGIC; data1, data2: IN STD_LOGIC; dataout: OUT STD_LOGIC); END decoder; ARCHITECTURE concunt OF decoder IS SIGNAL inst: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN inst=c b a; WITH inst SELECT dataout=data1 AND data2 WHEN “000”, data1 OR data2 WHEN ”001”, data1 NAND data2 WHEN “010”, data1 NOR data2 WHEN “011”, data1 XOR data2 WHEN “100”, data1 XNOR data2 WHEN “101”, ‘Z’ WHEN OTHERS; END concunt; 四、并行条件语句 并行条件语句(P72-73) 数据类型的转换(P43-45) 在VHDL语言中,数据类型的定义是相当严格的, 特定的数据类型只能执行特定的操作； 不同类型的数据是不能进行运算和直接代入的。 为了实现正确的代入操作,必须将要代入的数据进行类型变换。 数据类型变换函数 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164. ALL; USE IEEE. STD_LOGIC_UNSIGNED. ALL; ENTITY cnt4_1 IS PORT( cp: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END cnt4_1; ARCHITECTURE behave OF cnt4_1 IS SIGNAL number: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(cp) BEGIN IF (clk’EVENT AND clk=‘1’) THEN number=number+1; END IF; q=number; END PROCESS; END behave; VHDL中预定义的运算符”+”只能对整数类型进行操作; 例2-9中为了对标准逻辑矢量类型的信号进行加法操作,对运算符”+”进行重载; 程序包IEEE. STD_LOGIC_UNSIGNED包含了运算符”+”的重载函数,重载函数先将标准逻辑矢量类型转换为整数类型,进行”+”操作后再把结果转换为标准逻辑矢量类型,从而赋予运算符新的类型操作功能. 调用程序包后,只要使用运算符”+”,就会调用重载函数. RTL（Register Transfer Level，寄存器传输级）描述 数据流描述 行为描述 六、VHDL的文字规则(P36-37) 数字型文字 字符和字符串型文字 数位串型文字 标识符 6.1 数字型文字 1.整数型文字 567，143E2＝14300，56_234_697 2.实数型文字 1.35，45.69E-2＝0.4569，670_551.324＝670551.324 3.其他数制表示的数 16#78#: 表示十六进制数78，等于120； 2#1111_1110#:表示二进制等于254； 8#376#:表示八进制数376，等于254； 16#E#E1:表示十六进制数E0，等于224。 6.2 字符型文字 字符是用单引号引起来的AS