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清华大学电子工程系99-10-20 作者：清华大学电子工程系罗嵘 * * 边沿触发器的电路结构、动作特点 提高触发器的工作可靠性， 增强抗干扰能力， 希望触发器的次态仅仅取决于CP下降沿或上升沿到达时刻输入信号的状态，而在此之前和之后输入状态的变化对触发器的状态没有影响。 图3.10维持阻塞结构的RS触发器（1） 当CP从低电平变成高电平，和 的信号将存入两个基本RS触发器中，一旦输入信号消失，S?和R?的状态维持不变 Q G1 G2 G3 G4 CP G6 G5 R’ S’ 置1维持线 置0维持线 L1 L2 维持阻塞触发器 G1,G2,G3和G4是一个同步RS触发器 G5和G3，G6和G4是基本RS触发器 图3.10维持阻塞结构的RS触发器（2） Q G1 G2 G3 G4 CP G6 G5 R’ S’ 置1维持线 置0维持线 L1 L2 CP=1时，若先是 随后是 则G3和G5，G4和G6组成的两个基本RS触发器可能先后被置成S?=1和R?=1的状态，而对于G1～G4组成的同步RS触发器，不允许出现同时为1的状态，因此增加了L1和L2两根连线，将G3和G4接成了基本RS触发器，当S?=1和R?=1时，G3和G4的输出保持原状态不变。 图3.10维持阻塞结构的RS触发器（3） 1 1 0 1 0 0 1 0 1 CP=0?1时， ，G3输出低电平，将Q置1，同时通过L1这条线将G4封锁，阻止G4再输出低电平，以避免将触发器置0，故称L1为置0阻塞线（带下划线） 1 0 0 1 0 1 0 1 1 0 0?1 0?1 CP=0?1时， ，G4输出低电平，将Q置0，同时通过L2这条线将G3封锁，阻止G3再输出低电平，以避免将触发器置1，故称L2为置1阻塞线（斜体） Q G1 G2 G3 G4 CP G6 G5 R’ S’ L1 L2 图3.11维持阻塞结构的RS触发器波形图 0 0 0 Q 0 0 CP t1 t2 图3.12维持阻塞结构的D触发器（减少信号传输线的数目） 当CP从低电平变成高电平， D=1，S ? =1，R?=0，触发器被置1； D=0， S ? =0，R?=1，触发器被置0。 Q G1 G2 G3 G4 CP G6 G5 R’ S’ D 0 D Q 0 0 CP 图3.13维持阻塞D触发器的波形图 异步置位端 和异步复位端 无论CP处于高或低电平，只要在异步置（复）位端加入低电平信号就将触发器置1（0） 利用传输延迟时间的边沿触发器 利用门电路的传输延迟时间 图3.14利用传输延迟时间的边沿触发器（1） K J CP Q G1 G2 G3 G4 ?1 ?1 P P? A? B? A B 与或非门G1和G2组成基本RS触发器， G3和G4为输入控制门，其传输延迟时间大于基本RS触发器的翻转时间。 图3.14利用传输延迟时间的边沿触发器（2） G1 K J CP Q G2 G3 G4 ?1 ?1 P P? A? B? A B 设初始触发器状态为0，CP=0时，门B，B? ，G3，G4被封锁，P=P?=1，门A、A?打开，基本RS触发器的状态通过A、A?保持； 若J=1，K=0，则经过G3，G4的传输，P=0，门A被禁止，而Q=0，门A?被禁止，不影响基本RS触发器的状态；当CP下降沿到达时，门B，B? 首先被封锁，但由于G3，G4的传输延迟时间， P、P?的电平不会立即改变。因此，在一个很短的时间里，门A、B将各有一个输入端为低电平，使Q=1，并经过A?使 CP=1时，门B，B? 首先解除封锁，状态通过B、B?继续保持。 动作特点：触发器的次态仅取决于CP信号的上升沿或下降沿到达时输入端的逻辑状态，而在此之前或以后，输入信号的变化对触发器的状态没有影响。 优点：这种动作特点有效地提高了触发器电路的抗干扰能力，从而提高了电路的工作可靠性。 与主从JK触发器的区别在于对CP的要求不同 触发器的逻辑特性 RS触发器：基本、同步、主从、维持阻塞RS触发器。 JK触发器：主从，利用传输延迟时间的JK触发器。 T触发器：输入T=1时，每来一个CP信号它的状态翻转一次；T=0时，状态不变，具有这种逻辑功能的触发器叫做T触发器。 D触发器：维持阻塞D触发器，利用CMOS传输门的边沿D触发器。 同一种逻辑功能的触发器可以用不同的电路结构来实现，而且同一种电路结构形式也可以构成不同逻辑功能的触发器。