数字系统设计实验指导书(VHDL).docVIP

数字系统设计 实验指导书 目 录 实验一 Quartus II及ModelSim软件的使用 2 一、实验目的 2 二、实验内容 3 三、实验环境 3 四、实验原理 3 五、实验步骤 3 六、思考练习 11 实验二 管脚分配及下载验证 12 一、实验目的 12 二、实验内容 12 三、实验环境 12 四、实验步骤 12 实验三 多位数值比较器 16 一、实验目的 16 二、实验内容 16 三、实验环境 16 四、实验原理 16 五、实验步骤 16 实验四 D 触发器 18 一、实验目的 18 二、实验内容 18 三、实验环境 18 四、实验原理 18 五、实验步骤 19 实验五 双向移位寄存器 20 一、实验目的 20 二、实验内容 20 三、实验环境 20 四、实验原理 20 五、实验步骤 21 实验六 分频器 22 一、实验目的 22 二、实验内容 22 三、实验环境 22 四、实验原理 22 五、实验步骤 22 实验一 Quartus II及ModelSim软件的使用 一、实验目的 学习Quartus II软件，学习编码器的功能与定义，学习VHDL语言。 二、实验内容 编写8-3编码器的VHDL代码并仿真。 三、实验环境 硬件：AR1000核心板、SOPC-MBoard板、PC 机（Pentium100 以上）。 软件：ModelSim6.0 、Altera Quartus II 5.0 CPLD/FPGA 集成开发环境。 四、实验原理 在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。具有编码功能的逻辑电路称为编码器。编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。例如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。 8线-3线编码器的真值表见下表，管脚图如图1所示。 表 8-3编码器真值表 图1 8-3编码器管脚图 五、实验步骤 1、打开Quartus II 5.0软件，选择File | New Project Wizard新建一个工程，在对话框中第一行选择工程路径，并为该工程新建一个文件夹，本例更改路径为..\exp1\VERILOG。工程路径最后为..\exp1\VERILOG；第二行输入工程名bm8_3；第三行是工程顶层设计文件名，该顶层设计文件名一定要与设计文件中模块名module一致，可以与工程名不同，但一般都和工程名一致，（注意：在Quartus II中区分大小写）这里输入bm8_3；如图2所示。 图2 在Quartus II里面新建工程 2、单击“Next”，此对话框是向工程中添加设计文件的。现在还没有写设计文件，所以没有文件可以添加；直接单击“Next”，进入器件选择对话框。在Family下拉菜单中选择Cyclone II 系列。然后在Filters下的Package下拉菜单中选择封装形式FBGA，Pin count下拉菜单中选择管脚数484，Speed grade下拉菜单中选择速度级别8；然后在Available devices中选择EP2C20F484C8器件。如图3所示。 图3 在Quartus II里面新建工程 3、单击“Next”进入选择其他EDA工具对话框，这里都不选，直接单击“Next”进入工程信息对话框，列出了工程名，模块名和器件名等信息，如图4所示 图4 在Quartus II里面新建工程 4、最后单击“Finish”完成工程建立。 5、新建设计文件，选择File | New ，在New对话框中选择Device Design Files下的Verilog HDL File，单击OK，完成新建设计文件。如图5所示。 （注意：如果代码是VHDL，则在New对话框中选择Device Design Files下的VHDL File） 图5 在Quattus II里面新建文件 6、在新建设计文件中输入源程序，如图6所示。 图6 在Quartus II里面输入代码 注意，VHDL中的实体名一定要与顶层设计文件名bm8_3一致，然后保存到工程文件夹VERILOG下，命名为bm8_3，即为顶层设计文件。如图7所示。 图7 保存文件 7、利用仿真软件对该工程进行功能仿真。在exp1文件夹下面为该工程新建一个文件夹取名ModelSim6.0，如图8所示。 图8 新建一个文件夹 打开ModelSim6.0，选择File | New |Project新建一个工程。本例更改路径为 ..\e