北京理工大学数字系统设计与实验报告.pdfVIP

下载本文档

84
0
约1万字
约 19页
2018-05-07 发布于福建
举报
版权申诉

北京理工大学数字系统设计与实验报告.pdf

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

实验一 QuartusII9.1 软件的使用一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1 软件的使用； 2 、编程实现 3-8 译码电路以掌握 VerilogHDL 语言组合逻辑的设计以及 QUARTUSII9.1 软件的使用。二、实验步骤 1.教程举例：（1）实验程序: module count10 ( input clk, load, en, input [3:0] qin, output reg [7:0] seg ); reg [3:0] qout; always @ (posedge clk or posedge load) begin if (load) qout = qin ； else if ( en ) if (qout 4b1001) qout = 4b0000; else qout = qout +1 ; else qout = qout ; end always @ (qout) begin case (qout) 0: seg = 7b1000000; 1: seg = 7b1111001; 2: seg = 7b0100100; 3: seg = 7b0110000; 4: seg = 7b0011001; 5: seg = 7b0010010; 6: seg = 7b0000010; 7: seg = 7b1111000; 8: seg = 7b0000000; 9: seg = 7b0010000; default: seg = 7b0001000; endcase end endmodule （2 ）功能图（3 ）操作步骤：（一）建立Verilog HDL 文件 1、先建立一个工作目录文件 2 、创建一个新项目：对项目进行命名：参数如下：确定无误后，点击Finish 3、新建文件点击File—New ，淡出对话框后选择Verilog HDL File ，然后进行编写代码。（二）全编译与功能仿真 1、对Verilog HDL File 编译：从菜单栏中选择Processing －Start－Start AnalysisSynthesis，选取菜单中Processing －Start Compilation 进行全编译。 2 、指定功能仿真模式选择菜单中Assignments －settings 或快捷按钮 3、通过建立波形文件进行仿真在Quartus II 主界面菜单栏中选择F