ESDTechnology(一)_20081007.pptVIP

ESD Technology(一) 大綱 静电的发生原理及各种危害 靜電放電的模式以及工業測試標準 有关除电的对策及预防静电的措施 靜電放電防護設計之基本概念 静电的发生原理 静电的产生形式及特性 接触带电 摩擦带电 诱导带电(非接触) 旋转带电 剥离带电 静电的各种危害 静电的各种危害 靜電放電的模式 因ESD產生的原因及其對積體電路放電的方式不同， ESD目前被分類為下列四類: (1) 人體放電模式 (Human-Body Model, HBM) (2) 機器放電模式 (Machine Model, MM) (3) 元件充電模式 (Charged-Device Model, CDM) HBM、MM CDM工業測試標準 防護電路之設計概念 防護元件之選用 靜電放電防護電路的實例 靜電放電防護電路的實例 靜電放電防護電路的實例 TVS能以極高的速度把兩端間的阻抗值由高阻抗變為低阻抗，以吸收一個瞬間大電流，從而把它的兩端電壓箝制在一個預定的數值上，從而保護後面的電路元件不受瞬態高壓尖峰脈衝的衝擊 三种元件比較 傅侃侃 1 靜電 (Electrostatic) 靜電就是對於觀測者相對靜止的電荷。 2 靜電釋放 (ESD：Electrostatic Discharge) 兩個具有不同靜電電位的物體, 由於直接接 觸或受靜電場感應而引起靜電電荷的轉移, 使帶電體上的電荷部分或全部消失的現象。 不稳定物质的外层的负电子，会从一方的物质中游离到另一方物质的分子中 产生形式 因电流破坏的情形 带电的器件与导体相接触。此时因过电流的流过，而引起器件的损坏。 因过电流产生的热破坏 Ｓi02 硅晶 导电体 因流过大于允许值的电流而产生的热熔断。 因电压破坏的情形 朝着器件发生静电放电，会由于在酸化膜上加有高电压而引起酸化膜的破坏。 因加上高电压而引起的酸化膜的电压破坏。 － － － － 导电体 － － － － － － － 许多半导体上都有100nm左右的酸化膜（绝缘层），如加上80～100V的电压，绝缘层会被破坏。 酸化膜短路 　 10ns CDM 1A 1~100ns MM 1.33A 100ns HBM 放電電流的尖峰 放電時間 放電模式 CDM 一般的对策 １．对材料加湿。 ２．表面涂防静电剂（表面活性剂）。 ３．利用高电压除静电。→除静电刷 ４．利用离子中和。→除静电器 防 止 除 去 ５．选择材料及接地。 控 制 有关除电的对策 當ESD電壓出現在I/O腳位上時，製作於該I/O Pad旁的ESD ,防護電路必須要能夠及早地導通來排放ESD放電電流。因 此，ESD防護電路內所使用的元件必須要具有較低的崩潰電壓(breakdown voltage) 或較快的導通速度。 (1)電阻; (2)二極體; (3) NMOS or PMOS; (4) TVS(Transient Voltage Suppresser瞬態 電壓抑制器) ESD防護的元件  一旦發生ESD,輸入電壓超過±Ud (二極體的擊穿電壓) ,就會被箝位,從而使得大電流流過二極體,而不是流入內部電路,起到保護作用。 在經歷ESD瞬態大電流情況下，如果靜電電流足夠大，MOS管會有兩次擊穿現象，分別稱之為“一次擊穿”（雪崩擊穿），和“二次擊穿”（熱電擊穿）。 数值可达数百安培 箝位回應時間僅為1×10-12s 700 50 MM ESDFailureThreshold(Volt) 7000 500 HBM ESDFailureThreshold(Volt) 180 x 200 20 x 150 LayoutArea(μmxμm) Thin-Oxide NMOS (PMOS) Diode 　 　 8000V 600x1000 TVS 0.8微米CMOS製程下ESD耐壓能力之比較 Thank You !! PS-mode:VSS腳接地，正的ESD電壓出現在該I/O 腳對VSS腳放電，此時VDD與其他腳皆浮接； NS-mode:VSS腳接地，負的ESD電壓出現在該I/O 腳對VSS腳放電，此時VDD與其他腳皆浮接； PD-mode:VDD腳接地，正的ESD電壓出現在該I/O 腳對VDD腳放電，此時VSS與其他腳皆浮接； ND-mode:VDD腳接地，負的ESD電壓出現在該I/O 腳對VDD腳放電，此時VDD與其他腳浮接。 * *