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FPGA实验报告 题目：用状态机实现序列检测器的设计 一.实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。 二.实验原理及内容： 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。电路完成对序列。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。 程序结构. 四.实验步骤. 在QUARTUSII软件下创建一工程，工程名为schk，芯片名为EP2C35F672C6； 输入串行检测模块，并命名为schk.v，保存在与工程相同的文件夹中； module schk(DIN,CLK,CLR,AB,Q); input DIN,CLK,CLR; output[3:0] AB; output[7:0] Q; reg [7:0] Q; reg [3:0] AB; parameter idle = 8a = 8b00000