同步数字复接器的设计.docVIP

湖南文理学院课程设计报告 课程名称： 通信系统课程设计 系 部： 电气与信息工程学院 专业班级： 通信08102班 学 号： 200816020229 学生姓名： 王恒一 指导教师： 王立 完成时间： 2011-12-26 报告成绩： 目 录 摘 要 1 第一章 设计简介及方案论述 3 1.1数字复接概述 3 1.2设计目的和设计要求： 3 1.2.1设计目的 3 1.2.2设计要求 3 第二章 同步数字复接器的总体设计 4 2.1四路同步复接器的原理框图模型 4 2.2系统的设计与实现 6 2.2.1系统顶层设计 6 2.2.1.1四路同步复接器的VHDL建模 6 2.2.2系统的底层设计 10 2.2.2.1分频器的建模与VHDL程序设计 10 2.2.2.2内码产生器 12 2.2.2.3内码控制器 14 2.2.2.5输出模块 18 第三章 问题及分析解决方法 20 3.1时延问题以及分析处理 20 3.2毛刺信号问题以及分析处理 20 3.3 VHDL语言调试过程中遇到的一些问题 20 致 谢 21 参考文献 22  摘 要 本文主要介绍了基于CPLD/FPGA可编程逻辑器件的同步数字复接器设计。在现代数字通信网中，我们经常为了提高传输效率，需要将若干路低速数字信号合并成一路高速数字信号，以便通过高速信道进行数据传输。实现此功能的数字设备成为数字复接系统。在数字复接系统中，发送端主要由时钟产生、码速调整、复接三部分组成，接收端主要由定时脉冲形成、分接、码速恢复三部分组成。 本文在深入了解可编程逻辑器件及硬件描述语言的基础上，完成了同步数字复接器的分块建模，包括分频器、内码控制器、内码产生器、时序产生器和输出电路五大模块，以及相应的VHDL实现过程，对在设计过程中遇到的毛刺现象等问题进行了讨论，并在信号提取方面有了进一步的认识。 【关键词】CPLD/FPGA VHDL 数字复接 数字分接 Abstract In this paper, based on CPLD/FPGA programmable logic devices and hardware description language VHDL, to achieve synchronous digital multiplexer design. In modern digital communication networks, we often order to improve the transmission efficiency, the need for a number of low-speed digital signal path all the way into high-speed digital signals, in order to carry out high-speed data channel. Achieve this function digital devices known as digital multiplexer system. Multiplexer in the digital system, the sending end by the clock generation, code speed adjustment multiplexer is composed of three parts, the receiving end from time to time by the pulse shape, tap, code speed the restoration of three parts. The block modeling of Synchronous Digital Multiplexer is based on in-depth understanding of programmable logic devices and hardware description language, including the frequency divider、Code controller、Code generator、time program controller and output circuit, as well as the re