实验二、组合逻辑电路设计(半加器、全加器).pdfVIP

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2018-05-10 发布于河南
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实验二、组合逻辑电路设计(半加器、全加器).pdf

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实验二、组合逻辑电路设计(半加器、全加器)

实验二组合逻辑电路设计（半加器、全加器）一、半加器. 说明：其中A 为加数，B 为被加数，Y 为A 、B 的和与它们同位的部分，Z 为它们的和中向高位的进位部分。真值表如图示： A B Y Z 其逻辑函数式为： 0 0 0 0 0 1 1 0 Y=A’B+AB’ 1 0 1 0 1 1 0 1 Z=AB 如果用74ls138 做半加器。图为74LS138 的真值表：由真值表得：由 Y=A’B+AB’ =m1+m2 =(m ’.m ’)’ 1 2 Z=AB =(m ’)’ 3 二、全加器说明：其中A 为加数，B 为被加数，C 为低位向高位的进位， Y 为A 、B 得和与他们同位部分，Z 为它们的和中向高位的进位部分。真值表如图示：由表得： A B C Y Z Y=A’BC’+AB’C’+A’B’C+ABC 0 0 0 0 0 =m2+m4+ m1+ m7 0 1 0 1 0 (m ’ m ’ m ’ m ’)’ 1 0 0 1 0 = 2 · 4 · 1 · 7 Z=ABC’+A’BC+AB’C+ABC 1 1 0 0 1 =m +m +m +m 0 0 1 1 0 6 3 5 7 =(m ’ ·m ’ ·m ’ ·m ’)’ 0 1 1 0 1 6 3 5 7 1 0 1 0 1 1 1 1 1 1 AB\C 0 1 00 0 0 1、若用与非门、反相器、异或门做， 01 0 1 由卡洛图得Z 。