时序逻辑电路 与同步异步二进制计数器.pptVIP

第5章 时序逻辑电路 5.1.1 数码寄存器 （2）集成数码锁存器74LS373 5.1.2　移位寄存器 5.1.3 寄存器的应用实例 5.2.2　同步二进制计数器 　　2．按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。 　　3．按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。 　　同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。 　　异步计数器的计数脉冲没有加到所有触发器的CP端。 　　当计数脉冲到来时，各触发器的翻转时刻不同。　　分析时，要特别注意各触发器翻转所对应的有效时钟条件。 　　异步二进制计数器是计数器中最基本最简单的电路，它一般由接成计数型的触发器连接而成，计数脉冲加到最低位触发器的CP端，低位触发器的输出Q作为相邻高位触发器的时钟脉冲。 5.2.1 异步二进制计数器 1．异步二进制加法计数器 　　必须满足二进制加法原则：逢二进一（1+1=10，即Q由1→0时有进位。） 　　组成二进制加法计数器时，各触发器应当满足：　　 ① 每输入一个计数脉冲，触发器应当翻转一次（即用T′触发器）； 　　② 当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。 图5-12 3位异步二进制加法计数器 仿真 （1）JK触发器构成的3位异步二进制加法计数器（用CP脉冲下降沿触发） ① 电路组成 ② 工作原理 ③ 计数器的状态转换表 　　表5-5 3位二进制加法计数器状态转换表 0 0 0 0 8 7 1 1 1 7 6 1 1 0 6 5 1 0 1 5 4 1 0 0 4 3 0 1 1 3 2 0 1 0 2 1 0 0 1 1 0 0 0 0 0 等效十进制数 Q2 Q1 Q0 CP顺序 ④ 时序图 　　图5-13 3位二进制加法计数器的时序图 ⑤ 状态转换图 　　图5-14 3位二进制加法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 ⑥ 结论 　如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。 　　如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功能。 图5-15 由D触发器构成的3位异步二进制加法计数器 (a) 电路图 （b）时序图 仿真 （2）由D触发器构成的3位异步二进制加法计数器（用CP脉冲上升沿触发） 2．异步二进制减法计数器 　　必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-1＝1。 　　组成二进制减法计数器时，各触发器应当满足：　　 ① 每输入一个计数脉冲，触发器应当翻转一次（即用T′触发器）； 　　② 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。 图5-16 3位异步二进制减法计数器 (a)逻辑图 ( b)时序图 仿真 （1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。 表5-6 3位二进制减法计数器状态表 0 0 0 0 8 1 0 0 1 7 2 0 1 0 6 3 0 1 1 5 4 1 0 0 4 5 1 0 1 3 6 1 1 0 2 7 1 1 1 1 0 0 0 0 0 等效十进制数 Q2 Q1 Q0 CP顺序 　　图5-17 3位异步二进制减法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态