第3章 Max plus II设计软件的应用.ppt

第3章 MAX+plusⅡ设计软件的应用 3.1 MAX+plusⅡ概述 3.2 原理图输入设计方法 3.3 VHDL文本输入设计方法初步 3.4 FPGA/CPLD结构与应用 3.5 CPLD和FPGA的编程与配置 （1）自然语言综合：从自然语言转换到VHDL语言算法表示。 （2）行为综合：从算法表示转换到寄存器传输级（Register Transport Level, RTL），即从行为域到结构域的综合。 （3）逻辑综合：RTL级表示转换到逻辑门（包括触发器）的表示。 （4）版图综合或者结构综合：从逻辑门表示转换到版图表示（ASIC设计），或者转换到FPGA的配置网表文件。有了版图信息就可以把芯片生产出来；有了对应的配置文件，就可以使对应的FPGA变成具有专门功能的电路器件。 测频时序控制电路原理图文件：tf_ctro.gdf 测频时序控制电路仿真波形 3个控制信号能使频率计顺利完成测频 三步曲：计数、锁存、清零 自动测量频率计顶层电路原理图文件：ft_top.gdf 待测信号：F_IN周期410ns 控制信号：CLK周期2us 计数脉宽：8×2us=16us 测频显示：16/0.410=39 自动测量频率计仿真波形 三、设计项目的其他信息和资源配置 频率计ft-top项目的设计层次 （1）了解设计项目的结构层次 双击打开适配报告 逻辑宏单元的使用数量 （2）了解器件资源分配情况 内嵌的RAM单元EAB 已被占用的逻辑宏单元 逻辑阵列块 LAB 逻辑宏单元 LCs（LEs） （3）了解设计项目速度/延时特性 时钟信号名 最高时钟频率 信号延时信息 四、资源编辑 设计者可以利用芯片资源编辑器 对目标器件的资源进行手工配置。 （5）引脚锁定（适用于引脚少的器件） 用鼠标将信号引脚名拖到下面芯片的相应引脚上即可 CLK被琐定在205引脚 参数可设置LPM兆功能块 LPM库中的兆功能块可以以图形或 硬件描述语言模块形式方便地调用。设计 者只需选择所需模块并为其设定适当的参 数即可。 五、基于LPM-COUNTER的数控分频器设计 数控分频器电路原理图（fpq.gdf） 数控分频器工作波形 六、基于LPM-ROM的4位乘法器设计 用LPM-ROM设计的4位乘法器原理图（cfq.gdf） 用LPM-ROM设计的4位乘法器工作波形 取消该选项 （3）设置波形参量 （4）设定仿真时间 （5）加上输入信号： 为输入信号设定必要的测试电平或数据 （6）波形文件存盘： File→Save as→OK （7）运行仿真器 仿真快捷键 单击 （8）观察分析波形 （9）延时时序分析 （10）包装元件入库 （可供其他设计调用） 6.引脚锁定 若仿真测试无误，将设计编程下载到 EDA实验箱上的目标器件作进一步的硬件 测试，以便最终了解设计项目的正确性。 根据EDA实验箱上主芯片引脚与外部 硬件连接关系锁定输入输出引脚。 ? 符号 数据开关名称 主芯片引脚号 输 入 a S1 75 b S2 74 输 出 so L2 87 co L4 86 引脚分配示例： （1）引脚定位 输入端口名 输入引脚编号 （2）引脚锁定 （3）注意：引脚锁定后，必须重新编译，以便 将引脚信息编入下载文件中。 7.编程下载 首先用下载线把计算机的打印机口 与实验箱连接好，打开电源： （1）下载方式设定 硬件设置选项 编程配置下载键 （2）下载 8.设计顶层文件 利用已设计好并包装入库的底层元件 半加器h_adder，完成顶层项目全加器的 设计。 在新的原理图编辑窗口调入半加器 元件h_adder，以及其他所需元件。参考 上述半加器的设计流程，完成全加器的 设计、仿真、编程下载及硬件测试。 1位全加器原理图 1位全加器时序仿真波形 全加器引脚锁定 ? 符号 数据开关名称 主芯片引脚号 输 入 ain S3 73 bin S4 71 cin S5 70 输 出 sum L8 83 cout L6 85 设计流程归纳 编译完成后，双击该钮，打开适配报告，了解适配情况、资源使用情况和引脚锁定情况等。 二、2位十进制数字频率计设计 双十进制计数器74390 2位十进制计数器原理图 2位十进制计数器仿真波形1 2位十进制计数器仿真波形2 7段共阳极显示译码器 两位十进制频率计顶层设计原理图文件：ft.gdf 两位十进制频率计顶层设计仿真波形 注意：CNT-EN是测频控制信号，若其频率 选定为0.5Hz，则其允许计数的脉宽为1秒， 数码管显示即为F-IN的频率值