实验二 异步计数器设计.pptVIP

引脚锁定 将计数器设计文件烧 写到实验板上FPGA的 配置器件EPCS中，实现掉电保护 文件设置 关闭SignalTapII，从设计中删除此模块 再全程编译一次，消去SignalTapII * —— 实验内容 实 验 内 容 实验二、异步计数器设计（逻辑分析仪的使用） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; —— 实验内容 实 验 内 容 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -- 计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN -- 检测时钟上升沿 IF EN = 1 THEN -- 检测是否允许计数（同步使能） IF CQI 9 THEN CQI := CQI + 1; -- 允许计数, 检测是否小于9 ELSE CQI := (OTHERS =0); -- 大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -- 计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -- 将计数值向端口输出 END PROCESS; END behav; —— 实验内容 实 验 内 容 模式5电路结构 —— 实验内容 实 验 内 容 表1.1 GW48系统万能接插口与结构图信号/与芯片引脚对照表 —— 实验内容 实 验 内 容 选定SOF文件，选择文件压缩 选择目标器件