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Part 3.5 逻辑综合及优化计 作业3 数字频率计 设计要求: 1. 用VHDL完成 12位十进制数字频率计的设计及仿真。 2. 频率测量范围：1Hz∼10KHz ，分成两个频段，即1∼999Hz ， 1KHz∼10KHz，用三位数码管显示测量频率，用LED显示表示单位， 如亮绿灯表示Hz，亮红灯表示KHz。 3. 具有自动校验和测量两种功能，即能用标准时钟校验、测量精度。 4. 具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和 音响信号。 1 Part 3.5 逻辑综合及优化计 设计思路 基本原理：计算单位时间内待测信号的脉冲个数。 测量/校验选择模块* 测频控制信号发生器（二分频） 计数器模块 送存选择、报警模块 锁存模块 扫描显示模块 Part 3.5 逻辑综合及优化计 功能： 计数器对CP1信号进行计数，在1秒定 时结束后，将计数器结果送锁存器锁存， 同时将计数器清零，为下一次采样测量做 好准备。 Part 3.5 逻辑综合及优化计 测量/校验选择模块* 输入信号： 选择信号selet 被测信号meas 测试信号test 输出信号:CP1 当selet=0时，为测量状态，CP1=meas； 当selet=1时，为校验状态，CP1=test。 校验与测量共用一个电路，只是被测信号CP1不同而已。 Part 3.5 逻辑综合及优化计 测频控制信号发生器（二分频） 输入信号：1HZ时钟信号 输出信号：1秒定时信号（周期为2秒） Part 3.5 逻辑综合及优化计 设置：量程档控制开关K，单位显示信号Y ， 当K=0时，为1∼999Hz量程档， 数码管显示的数值为被测信号频率值，Y 显示绿色，即单位为 Hz； 当K=1时，为1KHz∼10KHz量程档 被测信号频率值为数码管显示的数值乘1000，Y显示红色，即单 位为KHz。 Part 3.5 逻辑综合及优化计 四级十进制计数器模块（带进位C ） 输入信号：RD、CP，用于计数开始、清零、锁存 输出信号：Q4～Q1 设置超出量程档测量范围示警信号alert 。 若被测信号频率小于1KHz （K=0）， 则计数器只进行三级十进制计数，最大显示值为999.Hz； 如果被测信号频率超过此范围，示警信号驱动灯光、扬声器报 警； 若被测信号为1KHz∼10KHz （K=1） 计数器进行四位十进制计数，取高三位显示，最大显示值为 9.99KHz， 如果被测信号频率超过此范围，报警。 Part 3.5 逻辑综合及优化计 左第一位 左第一位 Part 3.5 逻辑综合及优化计 锁存器 输入信号：D3～D1，LD 输出信号：Q3～Q1 ，小数点单位显示 Part 3.5 逻辑综合及优化计 Q3～Q1 扫描显示电路(同上一个练习) Part 3.5 逻辑综合及优化