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第 10 章 功能仿真(Function Simulation) Function Simulation主要是将写好的source code以simulator做compile， 以检查语法上是否正确，再依照设计者输入的信号产生所要的输出，来验证功能 上是否正确。在设计初期，VHDL的修改与function simulation会不断地重复以 求得正确的结果。Function simulation的主要目的是验证功能是否正确，在时 序上则不做任何验证。虽然说设计时不能不考虑时序上的因素，否则设计还是有 可能会失败。但是对刚入门的设计者而言，倒是希望他们在设计时先着重在功能 上的正确。毕竟对一个新的设计者而言，同时注意function及timing的正确，对 他们来说是负担太大了。 在做function simulation时有一点值得特别注意的，那就是所有信号都会立 即改变状态，不会有延迟的现象发生。举例而言，一个双输入的AND gate，，其 输入端改变状态后，必须在一段时间的延迟后输出才会改变状态。但在做 function simulation时，却是没有任何一点延迟。不但AND gate的输出没有延 迟，就连复杂的乘法器输出都没有半点延迟，这可把VHDL设计新手给弄胡涂了。 别担心!其实在做function simulation时也是有延迟发生，只是其相当小，小到 无法观察出来罢了。 10-1 Dependency Dependency指的是一个层次结构设计中各个component间的关系。图10-1对 读者而言应是似曾相识的，因为它与图9-1完全相同。在图中最顶端的设计是模 块A，它是由模块B及模块C所构成。而模块B又是由模块D及模块E所构成。所以在 compile模块A前，需要先compile模块B及模块C。而在compile模块B前，需要先 compile模块D及模块E。Compile模块C前，也要先compile模块F及模块G才行，所 以compile的顺序是由下而上的。否则若先compile层级较高 的设计再compile层 级较低的设计，有些simulator是无法自动建立其中的关连性，于是就会造成在 层级较高的设计中，因为找不到层级较低的设计而出现空白设计的现象。 Dependency的 问 题 不 仅 是 在 simulator的 compile上 耍 注 意 ， 在 某 些 synthesizer的使用上也要小心。要是顺序弄错，将层级较高的设计先做 compile了，则synthesizer在做compile时无法发现所声明的component，也 就是层级较低的设计，结果也会造成错误。 10-2 ModelSim 中的 Options 在ModelSim的根目录中，会建立一个modelsim.ini文档，这是在ModelSim 执行compile及simulation时一些默认值的设定。在modelsim.ini中对我们比较 有影响的包含三部分，分别是 [Library]、[Vcom]及[Vsim]。在[Library]中定 义的是逻辑上的1ibrary与实际上磁盘驱动器目录的连接，我们来看看一个实际 modelsim.ini的Library声明部分的内容。 [Libraryl std = $MODEL_TECH／．．／std ieee = $MODEL_TECH／．．／ieee verilog = $MODEL_TECH／．．／verilog arithmetic = $MODEL_TECH／ ．．／arithmetic mgc_portable = $MODEL_TECH／．．／mgc_portable std— developerskit = $MODEL_TECH／．．／std_developerskit synopsys = $MODEL_TECH／．．／synopsys XilinxCoreLib = $MODEL_TECH／．．／XilinxCoreLib Simprim = $MODEL_TECH／ ．．／simprim work = work Library的声明在第2章中有介绍，在此我们再回忆一下。在等号左边的是 library name，等号右边的是磁盘驱动器中实际的目录名称。Model