数电试卷含答案很全.docVIP

一、简答题（共38分），请将答案写在题下的横线上或指定位置！ 1．门电路如图所示，请写出各门电路输出Y1~ Y 4的逻辑电平（高，低）。（4） 答： 高，高，低，高， 2．74HC系列CMOS 集成电路在5V典型工作电压时的参数（输入和输出电压值）如下表， 请将该系列电路的高电平噪声容限VNH和低电平噪声容限VNL填入下表。（2分） VIL（MAX） VIH（MIN） VOL（MAX） VOH（MIN） VNH VNL 1.67 3.33 0.05 4.95 1.62 1.62 3．在工程实践中，往往需要将多个门电路的输出端并联以实现“与”逻辑的功能，称为“线与”，但如果将普通CMOS门或TTL门电路的输出端直接并联，有可能导致器件损坏并且无法确定输出是高电平还是低电平，这一问题可以采用那些门电路来解决？（3分） 答： OC门（接上拉电阻），OD门（接上拉电阻），三态门（同时只能有一个门的三态控制端有效） 4．请写出JK触发器在J=K=1时，时钟信号有效沿到来后触发器状态Qn+1的逻辑表达式。（3分） 答： 5．下图(a)、(b)和(c)所示的逻辑电路是否能正常工作？写出能正常工作的电路的输出信号逻辑表达式（不能正常工作的不写）。（6分） (a) (b) (c) 答：(a) 能 F= (b) 能 L= (c) 不能 F=0时两个门同时导通 6. 下图所示为加法器构成的代码变换电路，若输入信号b3、b2、b1、b0为8421BCD码，则输出端S3、S2、S1、S0是何种代码？（4分） 答： 余3码 7．带有使能端的2-4译码器构成的电路如下图，请写出输出H的逻辑表达式。（3分） 图中，E是译码器的使能端，高电平有效；A1，A0是译码地址输入，A1是高位；Y3~Y0是译码输出，高电平有效。 答： 8. 分析下图所示用8路数据选择器构成的电路，写出其逻辑表达式。（4分） 答： 9. 在CP脉冲作用下，具有下图所示功能的触发器分别是触发器？（4分） (a) (b) 答： (a) D触发器，X=D (b) JK触发器，X = J，Y = K 10. 分析下图所示各电路的逻辑功能，写出输出逻辑函数式。（5分） 答： Y= A+B+C 二、(共10分) 已知一逻辑函数F(W,X,Y,Z) = ∑m(0, 4, 8, 9, 10, 11, 12, 14, 15)。 1. 用卡诺图化简该函数，求出最简与或式。(5分) 最简与或式为 在W=1，Z=0，X=1时存在竞争 2. 1小题化简所得的F的最简与或式是否存在竞争冒险？如果存在,请指出在什么取值条件下产生竞争冒险；如果用增加冗余项的办法消除竞争冒险，请写出修改后F的表达式。(5分) 三、电路如图所示。（共9分，每问3分） 1．写出电路输出F的表达式； 2．列出电路的真值表（或功能表）； 3．简单描述电路实现的功能。 答：1． 2． 3．4-1MUX，XY是选择信号，ABCD是数据输入，F是输出 四、设计一个2位二进制数相加的逻辑电路。X1X0是被加数，Y1Y0是加数，S1S0是X、Y 的相加的和，C是进位。（16分） 1．列出电路的真值表； 2．用如图所示容量为16×3的ROM实现。请在下图中画出X1X0，Y1Y0， C，S1S0与ROM地址线和数据线的联接，并列出ROM每个单元的内容。 3．用下图所示PAL实现，请在图中需要联接处标“×”。 五、试用四位二进制加法器7483和门电路设计一个多功能处理器，可实现下表所示两个4位二进制数A和B的各项操作。（15分） 解：从表中看出M端控制数据的形式，即输出的是A或B的原码还是反码； N端控制输出数据的来源，即输出来自A组还是B组；使能端G控制整个电路是否工作。一种实现电路如下： 六、一种序列信号发生器电路如图所示，由三个触发器和一个4选1数据选择器构成。（12分） 1. 分析电路，画出Q2，Q1，Q0的波形； 2. 画出输出Y的波形图，确定数据选择器的输出序列是什么 解： 电路方程： 波形： CP Q2 Q1 Q0 Y 2. 输出序列：010110 7 1 Y1 Y3 Y2 Y4 1 C 0 A 3 A 2 A 1 A 0 B 3