6位频率计设计·讲稿.pptVIP

基于FPGA的数字频率计设计 数字电子技术课程设计 指导老师：洪群欢 2010年3月 什么叫“基于FPGA的数字电路设计”？ FPGA是英文Field Programmable Gate Array的缩写，我们叫“现场可编程门阵列”器件，是一种可重复编程的数字集成芯片。同一块芯片用不同的程序下载进去，可以实现不同的功能。 要用FPGA芯片来实现一个数字电路，必须借助于专门的设计软件，如美国Altera公司开发的QuartusII软件，此软件以前叫MaxplusII,QuartusII可以将设计好的程序文件（或原理图文件）下载到FPGA芯片中，使芯片具备一定的逻辑功能。 应用FPGA来设计数字电路可以使我们的工作变得非常灵活和快捷，设计工作几乎都在电脑软件上操作，不需要化大量的时间去搭建硬件电路。 基于FPGA的设计是目前及今后电子系统设计最主要的手段，掌握FPGA的设计方法也是每个电子工程师必备的技能。 通过本次数电课程设计希望同学们掌握这种方法，最主要的学会QuartusII软件的操作以及数字电路设计的基本流程。为今后的学习打好基础。 电路设计原理图 设计任务 设计一个6位数字频率计，测量范围为000000~999999； 应用QuartusII_7.2以自底向上层次化设计的方式设计 电路原理图； 应用FPGA实验开发板下载设计文件，实现电路的功能。 实验开发板 掌握QuartusII软件的基本操作； 认识可编程逻辑器件FPGA； 学会层次化数字系统设计的基本方法； 掌握基于FPGA的数字系统设计的操作步骤。 学习目的 下载 验证 FPGA 配置 编译 仿真 电路 设计 设计原理 数字频率计是专门用于测量交流信号周期性变化速度的一种仪器，频率的定义是每秒时间内交流信号（电压或电流）发生周期性变化的次数。 因此频率计的任务就是要在1秒钟时间内数出交流信号从低电平到高电平变化的次数，并将测得的数据通过数码管（或液晶屏）显示出来。 频率计 电路功能 组成 时序控制 时钟分频 数据锁存 数据显示 计数测量 译码输出 电路组成框图 各单元电路设计方案（1、时钟分频模块） 设计要求： 将FPGA实验开发板上50MHz的时钟，通过分频，得到1Hz的时钟信号。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity clk50Mto2Hz is port ( clk50M : in std_logic; clk2Hz: out std_logic ); end clk50Mto2Hz; architecture aa of clk50Mto2Hz is signal count_5000: integer range 0 to 4999; signal count: integer range 0 to 2500; signal clk_10Khz,clk_2Hz :std_logic; begin process(clk50M) begin if clk50Mevent and clk50M=1 then if count_5000=4999 then count_5000=0; clk_10Khz=0; else count_5000=count_5000+1; clk_10Khz=1; end if; end if; end process; process(clk_10Khz) begin if clk_10Khzevent and clk_10Khz=1 then if count=2499 then count=0; clk_2Hz=not clk_2Hz; else count=count+1; end if; end if; end process; clk2Hz=clk_2Hz; end aa; 50MHz变成2Hz的模块VHDL语言源程序 各单元电路设计方案（2、时序产生模块） 设计要求： 需要将1Hz的时钟