【硕士论文】加速器模块基于SystemVerilog语言的验证.docVIP

硕士研究生学位论文 题目： 视频信号处理系统中运动估计加速器模块基于SystemVerilog语言的验证 姓 名： 方芳 学 号： 院 系： 信息科学技术学院 专 业： 电子与通信工程 研究方向： SoC设计 导师姓名： 王新安 副教授 二00八 年 六 月版权声明 任何收存和保管本论文各种版本的单位和个人，未经本论文作者同意，不得将本论文转借他人，亦不得随意复制、抄录、拍照或以任何方式传播。否则，引起有碍作者著作权之问题，将可能承担法律责任。摘要 本文对视频信号处理系统中运动估计加速器模块的功能实现算法进行了一定程度的分析与研究，通过分析当今业界主要应用的验证技术，结合公司的实际情况选用了先进的验证方法，在EDA工具的支持下对运动估计加速器模块进行了全面的功能性验证。文中还详细剖析了芯片验证环境，这是一个运用SystemVerilog语言的仿真环境，利用总线功能模型（BFM）实现总线操作，使得验证在事务级（transaction level）进行，大大提高了验证的效率及可复用性。 本文针对运动估计加速器模块设计了足够的验证case，覆盖了模块的各项功能，并运用SystemVerilog搭建了高效的验