数字电路域逻辑设计4-2.pptVIP

课堂练习 4-2： 4-12 * * ST BIN/OCTⅡ 1 2 EN 图4-1-13 2线-4线译码器扩展成3线-8线译码器 A0 3 2 1 0 Y4 Y5 Y6 Y7 Y0 Y1 Y2 Y3 BIN/OCTⅠ 1 2 EN 3 2 1 0 1 A1 A2 ST 　　４．译码器的功能扩展 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 表4-1-5 图4-1-13所示电路功能表 A2为0时,I端译码有效,为1时,II端译码有效. A2=0时,A1A0的4种组合译为Y3-Y0的输出;当A2=1时,A1A0的4种组合译为Y7-Y4输出. 　　用2线-4线译码器扩展成3线-8线译码器。 D BIN/OCT 1 2 EN 0 1 2 3 BCD/DEC A1 0 1 2 3 A0 A3 A2 4 5 6 7 8 9 Ⅱ Y0 Y7 Ⅰ BCD/DEC A1 0 1 2 3 A0 A3 A2 4 5 6 7 8