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集成电路中ESD保护电路的研究 学生姓名： 李娜 指导老师： 赵霞 本幻灯片主要内容 第一章 集成电路静电放电的基本概念 第二章 GGNMOS器件物理与相关物理效应 第三章 GGNMOS静电放电过程的分析 第四章 结论 第一章 集成电路静电放电的基本概念 静电放电的测试 静电放电的防护 (1)外部因素:加强制造、封装、测试、组装及运输等环境的静电放电防护，减少静电来源。 (2)内部因素:目前提高IC芯片内部ESD保护电路的性能是提高IC抗ESD性能的主要手段: 1).为I/O缓冲区到供电电源网络(Vss或VDD)提供一个良好的电流分流 通道; 2).在需要保护的输入器件附近提供一个电压箱位电路，以阻止高压 进入栅输入端使栅极损坏。 第二章 GGNMOS器件物理与相关物理效应 2.2寄生PN结的物理分析 2.3寄生BJT的作用分析 2.4常态和应力条件下GGNMOS器件的工作特性 第三章GGNMOS静电放电过程的分析 3.2放电过程的分段分析 3.2.1 触发过程 3.2.4 Snapback正阻区 3.3放电过程中的温度变化 3.4二次击穿与器件损坏 3.5衬底掺杂浓度的影响 第四章 结论 THANKS! * IC ESD protection circuit in the research ESD：具有不同静电电位的物体互相靠近或直接接触引起电荷转移，英文为Electro-Static-Discharge  静电放电的模型 (1)人体模型(Human-Body Model, HBM). (2)机器模型(Machine Model, MM). (3)瞬件充电模型(Charged-Device Model, CDM) . (4)电场感应模型.(Field-Induced Model, FIM). 1.1 概念 1.2 ESD模型 HBM R 1.5KΩ Device Under test A B 100pF 人体等效电容 人体等效电阻 MM R Device Under test A B 200pF 机器等效电容 R Device Under test A B C 图3 CDM放电的等效电路图 CDM FIM模式的静电放电的发生是因为电场感应而起的。电荷可能会从一些IC的引脚排放其放电模型类似CDM. FIM 图1 HBM放电的等效电路图 图2 MM放电的等效电路图 在实际生产中需要对器件的ESD性能进行测试 。由Maloney和Khurana提出的传输线脉冲(transmission line pulsing, TLP)测试技术被广泛的用于ESD相关参数的测量 。 图4 (a) TLP-500Ω系统 (b) TLP-50Ω系统，(c) VFIZP一50Ω系统 1.3静电放电的测试和防护 ESD脉冲是加到了GGNMOS的漏极，然后经由器件泄放。GGNMOS用于实现对电压的嵌位和ESD大电流的分流。在这种状态下，GGNMOS的漏衬底结是反偏的 图5 GGNMOS在ESD 保护电路中的连接方式 图6 NMOS管中的 寄生LNPN结构示意图 在NMOS中存在寄生‘的横向NPN管(Lateral NPN, LNPN ) 。NMOS管的源极相当于它的发射极，漏极相当于它的集电极，而P型衬底相当于它的基区 2.1 GGNMOS保护器件及其作用 图7 理想pn结的电流电压特性 左图满足肖克莱方程： 一般来说，禁带宽度大的半导体材料，发生电离碰撞所需要的能量也高;发生击穿时的临界反偏压随着禁带宽度的增大而增大。另外，由于pn结中电场的峰值随着掺杂浓度的升高而增大，所以击穿电压Vbr随着掺杂浓度的升高而降低。 对NPN晶体管来说，从发射区注入的电子通过基区流向集电区。集电极电流Ic几乎等于发射极电流IE，基极电流IB很小，但是并不为零。描述BJT电流传输作用和放大性能的参数主要有两个，一个是电流传输系数(共基极直流电流增益): 另一个主要参数是共射极直流电流增益: 集电极电流IC为 当集电结发生雪崩击穿时，增大了注入基区的空穴电流，由于我们的基极是接地的，所以基极电流IB变为零甚至可以为负。从上式可以看到IB≤0而IC0的条件是 这也被定义为Snapback现象发生的条件. NMOS管在栅偏压大于阀值电压(VGVT)情况下，其I-V特性的表达式为: 其中第二个公式考虑了沟道内各处的耗尽层宽度变化。 如果NMOS工作在线性区，VD(VG一VT)，此时沟道类似于一个可变电阻;阻值的大小随着栅偏压的变化而线性