第四章 同步时序电路分析.ppt

4.1 时序电路概述 4.1.1 时序电路的一般形式 4.1.2 时序电路的分类4.1.3 时序电路的描述方法4.2 双稳态元件 4.2.1 S-R 锁存器4.2.2 /S- /R 锁存器4.2.3 带使能端的S- R 锁存器 4.2.4 D 锁存器 4.2.5 边沿触发D触发器4.2.6 主从S-R 触发器 4.2.7 主从J-K 触发器4.2.8 边沿触发J－K 触发器4.2.9 T 触发器 4.3 同步时序电路的分析方法 4.4 计数器 第四章 同步时序电路的分析 Sequential Logic Circuit Analysis 4.1 时序电路概述 Summarization 4.1.1 时序电路的一般形式 Structure 4.1.1 时序电路的一般形式 Structure 时序电路的变化规律 4.1.2 时序电路的分类 4.1.2 时序电路的分类 4.1.2 时序电路的分类 4.1.3 时序电路的描述方法 4、状态表 State-table 5、状态图 State-diagrams 5、状态图 State-diagrams 5、状态图 State-diagrams 4.2 双稳态元件 Bistable Element 4.2.1 S-R 锁存器（Set-Reset Latche） 4.2.1 S-R 锁存器 4.2.2 /S- /R 锁存器(/S-/R Latche) 4.2.2 /S - /R 锁存器 4.2.3 带使能端的S- R 锁存器 S-R latche with enable 4.2.3 带使能端的S-R 锁存器 带使能端的S-R 锁存器的工作过程(1) 带使能端的S-R 锁存器的工作过程(2) 带使能端的S-R 锁存器的工作过程(3) 带使能端的S-R 锁存器的工作过程(4) 带使能端的S-R 锁存器的工作过程(5) 带使能端的S-R 锁存器的工作过程(6) 4.2.4 D 锁存器 D Latche D 锁存器的工作过程 D 锁存器小结 4.2.5 边沿触发D触发器  Edge-triggered D Flip-flop 4.2.5 边沿触发D触发器 D 触发器的工作过程(1)： D 触发器的工作过程(2)： D 触发器的工作过程(3)： D 触发器的工作过程(4)： D 触发器的工作过程(5)： D 触发器的工作过程(6)： D 触发器的工作过程(7)： D触发器的功能分析： D 触发器小结 D 触发器小结 4.2.6 主从S-R 触发器  Master/slave S-R Flip-flop 主从S-R 触发器的特性： 主从S-R 触发器工作过程时序图： 4.2.7 主从J-K 触发器 主从J-K触发器的特性： 主从J-K 触发器工作过程时序图： 主从J-K触发器的逻辑符号： 4.2.8 边沿触发J－K 触发器 Edge-triggered J-K Flip-flop 边沿触发J-K 触发器(由D触发器构成的等价电路) 边沿触发J-K 触发器的特性： 4.2.9 T触发器 T Flip-flop T 触发器的实现 无使能控制的 T 触发器 触发器的激励表 Excitation-tables 触发器的激励表 (续) 触发器的激励表 (续) 4.3 同步时序电路的分析方法 Clocked Synchronous Circuit Analysis Methods 同步时序电路的分析方法(续) 用 D 触发器组成的Mealy 型电路 分析步骤如下： 用激励/转换表导出状态表： （5）写出状态/输出表 （7）电路特性描述 例2 分析如图所示电路电路。 分析步骤如下： （3）用激励/转换表导出状态表： （3）用激励/转换表导出状态表： (4) 画状态图 (4) 画状态图 例3 分析如图所示电路的特性。 分析步骤如下： (3) 列出电路次态真值表 (3) 列出电路次态真值表 表(b) 状态表 表(b) 状态表 (5) 电路特性描述： 状态图如图所示： (7) 电路“挂起”现象的解决办法 (8) 电路“挂起”现象的解决办法 例：设计八进制步进码计数器。 根据次态真值表，画出计数器的卡诺图。 解决挂起问题 修改Q1的输入来解决挂起问题。 修改Q1的输入来解决挂起问题。 4.4 计数器 Counters 计数器