2011数字逻辑课程设计手册.ppt

内容概要 知识准备 实验要求 实验要求 ●掌握isp LEVER 软件的使用方法 ●掌握isp器件的使用方法 ●用VHDL进行较复杂逻辑电路的设计和调试 ●写出课程设计报告 ●熟练掌握isp器件的下载方法 ●分组完成四个实验 实验设备 ISP1032 万用表或逻辑笔 示波器 数字实验系统 TDS-2 或 TEC-5 硬件描述语言VHDL ： VHDL: IEEE的一种标准硬件描述语言,全称超高速集成电路硬件描述语言(Very high speed integration circuits HDL). ABEL_HDL语言: 适合入门和教学及简单电路. Verilog-HDL :适合描述门级和底层逻辑电路. 实验设备和描述语言 设计报告要求 ●VHDL语言描述设计 ●写出调试中出现的问题及解决方法 ●写出层次设计的体会 ●比较不同种描述方式的心得 ●写出本次设计的收获和不足 ISP器件的设计流程图 利用VHDL做逻辑设计输入，叫作文本输入. VHDL语言基本结构 实体    (Entity): 描述所设计的系统的外部接口信号 结构体 （Architecture）:描述系统内部的结构和行为 包集合 （Package）:存放各种设计模块能共享的数据类型 配置   （Configuration）:从库中选取单元来组成新系统 库     （Library）:存放已编译过的模块单元 ISP逻辑器件系列 ISP器件分类 ispLSI系列: isp大规模集成电路 ispGAL系列: isp通用阵列逻辑（低密度）  ispGDS系列: isp通用数字开关 ispLSI系列有六个系列： (1)ispLSI 1000系列 基本型 (2)ispLSI 2000系列 (3)ispLSI 3000系列 (4) ispLSI 5000V系列 (5)ispLSI 6000系列 (6 ) ispLSI 8000系列 ispLSI 1032总体结构图 GLB是ispLSI器件最基本的逻辑单元。由与阵列、乘积项共享阵列、四输出逻辑宏单元、控制逻辑组成 。 GLB可置成五种组态. 基本情况 4个巨块（通过GRP相连） 巨块包括: 8个GLB 1个ORP 16个I/O 84个引脚，64个I/O； GLB的标准组态 (1) 4个或门输入按4，4，5，7配置。 或门输出送到或阵列后，可进行编程。 同一GLB中的触发器同步工作或复位。可使用全局 时钟，也可用片内生成的乘积项时钟。 GLB高速直通组态 (2) 4个或门输入按4，4，4，4配置。4个或门输出跨过 或阵列和异或门直接与一个触发器一一对应。此时，与门12，19输出可作为控制逻辑的输入信号。 GLB的异或逻辑组态(3) 或门输入按3，3，4，6配置。 异或门的一个输入来自乘积项（0、4、8、13），一个输入是4个或门输出的任意组合。 GLB的异或逻辑组态(4) 或门输入按3，3，4，6配置。 异或门的一个输入来自乘积项（0、4、8、13），一个输入是4个或门输出的任意组合。 GLB的异或逻辑组态 (5) 或门输入按3，3，4，6配置。 异或门的一个输入来自乘积项（0、4、8、13），一个输入是4个或门输出的任意组合。 ISP器件的编程方式 1.利用PC机的I/O端口编程 PC并行口可向用户目标板提供编程信号，在PC上执行下载软件，选择所需的JED文件后下载,完成对IsP器件的编程。 编程电缆：提供编程信号（SDI、MODE、SDO、SCLK、地和目标板电源检测线） VHDL语言基本结构 实体    (Entity): 描述所设计的系统的外部接口信号 结构体 （Architecture）:描述系统内部的结构和行为 包集合 （Package）:存放各种设计模块能共享的数据类型 配置   （Configuration）:从库中选取单元来组成新系统 库     （Library）:存放已编译过的模块单元　 实体 和结构体 是一个VHDL程序中两个必需的元素! VHDL 逻辑结构 存放共享的数据类型 库 程序示例--描述一个两输入单输出的门电路 z=xy’ library ieee; use ieee.std_logic_1164.all;   entity inhibit is port ( x,y: in std_logic ; z: out std_logic); end inhibit;   architecture rtl of inhibit is begin z=1 when x=1 an