EDA实验报告：十进制计数器.pdf

实 验 报 告 课程名称 EDA 原理及应用 实验名称 十进制计数器 实验类型 验证 学 时 2 系 别 专 业 年级班别 级 班 开出学期 第 期 学生姓名 学 号 实验教师 成 绩 编 号 年 月 日 重庆三峡学院实验报告纸 一、实验目的 1. 熟悉数码管的工作原理； 2. 熟悉 D 触发器的工作原理； 二、实验内容 用 VHDL 语言设计一个带有异步复位和同步加载功能的十进制加法计算器： 1. 用 VHDL 语言编辑； 2. 生成波形仿真； 3. 熟悉分析芯片管脚的操作过程； 4. 下载到试验箱进行仿真。 三、实验过程、步骤及结果 一．学习 D 触发器： D 触发器模块图 D 触发器时序波形图 由D 触发器模块图可知：D 触发器两个输入信号，一个是时钟信号（CLK）， 一个是输入信号（D）；一个输出信号（Q）。 由D 触发器时序波形图可知：当 CLK 为上升沿的时候，输出 D 对应的状 2 重庆三峡学院实验报告纸 态 （0 或 1），直到下一个上升沿。 二．基本时序元件的 VHDL 表述： 时钟信号的上升沿描述：clock’event and clock = ‘1’; 时钟信号的下降沿描述：clock’event and clock = ‘0’; 三．编写程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY jishuqi is PORT( CLR,EN,CLK: IN STD_LOGIC; JinWein : OUT STD_LOGIC; SEGOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -- SEG7 Display O/P SELOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -- Select SEG7 O/P Q : buffer STD_LOGIC_VECTOR( 3 DOWNTO 0); -- 3 重庆三峡学院实验报告纸 Number Display Signal M : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END jishuqi; ARCHITECTURE a OF jishuqi IS SIGNAL CO : STD_LOGIC; BEGIN M = 0010; SELOUT = PROCESS(clk) BEGIN IF(CLKevent and CLK =1) THEN IF(CLR=1) T