第5章VHDL设计进阶new.pptVIP

EDA技术实用教程 第5章 VHDL设计进阶 　1．常量(CONSTANT) 常量又称常数，是一个恒定不变的值，在程序中一旦赋值，其值不发生改变。将数据对象定义为常数，提高程序的可读性和维护性。 　　　如将电路输出总线宽度定义为一个常量，只要修改这个常量就能很容易地改变总线的宽度，从而改变硬件结构。 5.1 数 据 对 象 5.1 数 据 对 象 ◇ 执行和完成信号赋值语句是两件事；而执行和完成变量赋值语句是统一的。 信号、变量、常数对比 一、定义 Signal A: std_logic; Variable A: std_logic_vector(7 downto 0); constant width: integer: = 8 --在定义时赋值 二、赋值及赋值时刻 A = “1010”；（延时） A := “1010”;（立刻） 三、定义区域 常数：程序包、实体、结构体、进程/子程序 信号：结构体 变量：进程/子程序 四、三种对象的物理含义 常量 代表数字电路中的电源、地、恒定逻辑值等常数； 变量 代表暂存某些值的载体，常用于描述算法； 信号 代表物理设计中的某一条硬件连接线。 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 …… ENTITY test_signal IS PORT ( reset,clock :IN std_logic ; numA, numB :OUT integer range 0 to 255); END ; ARCHITECTURE test OF test_signal IS signal a,b :integer range 0 to 255 ; BEGIN PROCESS (reset,clock) variable c : integer range 0 to 255 ; BEGIN if (reset=1) then a=0; b=2; c:=0; 5.1 数 据 对 象 5.1 数 据 对 象 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 例程5.1 MAX+plusⅡ默认的三态门的描述方式1 library ieee; use ieee.std_logic_1164.all; ENTITY TriBuff1 IS PORT( OE,Datain:IN STD_LOGIC; Dataout :OUT STD_LOGIC ); END; ARCHITECTURE behv OF TriBuff1 IS BEGIN PROCESS(OE,Datain) BEGIN IF OE=0 THEN Dataout=Z; ELSE Dataout=Datain; END IF; END PROCESS; END ; 例程5.2 MAX+plusⅡ默认的三态门的描述方式2 library ieee; use ieee.std_logic_1164.all; ENTITY TriBuff2 IS PORT( OE,Datain:IN STD_LOGIC; Dataout :OUT STD_LOGIC ); END; ARCHITECTURE behv OF TriBuff2 IS BEGIN Dataout=Datain WHEN OE=1 ELSE Z; END ; 5.2 VHDL设计实例及其语法内涵 注意:由于Z在综合中是一个不确定的值，不同的综合器可能会给出不同的结果，对于VHDL综合前的行为仿真与综合后功能仿真结果也可能是不同的，有时虽然能通过综合，但却不能获得正确的时序仿真结果。 在以原理图为顶层设计的电路中使用三态门比较简单，只需调用三态门元件即可。 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.3 顺序语句归纳 5.3 顺序语句归纳 5.3 顺序语句归纳 5.4 并行赋值语句讨论 5.4 并行赋值语句讨论 5.5 IF语句概述 5.5 IF语句概述 5.5 IF语句概述 5.5