AD入门教程V3.pptVIP

3.5 仿真 3.6 选择仿真运行时间长度 3.7 pgup pgdn 放大、缩小波形显示比例 4 使用VHDL语言输入 基本方法同上。 第2步改为 添加 VHDL Document （新建或添加已存在） 如新建，可使用模板见后3页 第3 步同上。 -- VHDL语言模板 1/3 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- VHDL语言模板 2/3 entity cntsl is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; ce : in STD_LOGIC; yout : out STD_LOGIC_VECTOR (7 downto 0)); end cntsl; -- VHDL语言模板 3/3 architecture Behavioral of cntsl is signal count:std_logic_vector(7 downto 0); signal countin:std_logic_vector(7 downto 0); constant M:integer:=59 ; begin yout=count; process (clk, rst) begin if rst=1 then count = (others = 0); countin = (others = 0); elsif clk=1 and clkevent then if ce=1 then if countin=M then countin=(others=0); count=count+1; else countin = countin + 1; end if; end if; end if; end process; end Behavioral; END Altium Designer之FPGA设计 快速指南 湖南大学 电气与信息工程学院 毛旭光 2013年3月 139 0849 5222 @139.com maoxuguang@139.com 1 新建项目project 命名项目名、文件名时,不要用空格、减号-，为了易读，可以用下划线_； 2 右键点击项目名，添加新的Schematic绘图文件。 即用画图的方法输入设计方案 2.1 特别注意常用的元件所在库的名称： 1 FPGA Generic.IntLib 2 FPGA NB2DSK01 Port-Plugin.IntLib 注意元件名称（Component Name ） CLOCK_REFERENCE DIPSWITCH LED TEST_BUTTON J?B_?S J?B_?B 2.2 放置元件时，从库里“拖”至页面；按空格键旋转90度； 2.3 画线的方法（观察光标） 2.4 画总线的方法（观察光标） 2.5 多余输入端接地； 2.6 多余输出端接叉（见图标红叉 Place No ERC）； 2.7 添加连线名称； 双击连线名称改名，使之易读、有意义； 2.8 静态注释annotate 2.9 将项目project（不是文档document）转换成VHDL文件 3 仿真 3 .1 产生test bench 文件 3.2 根据模板加激励。 STIMULUS0:process begin -- insert stimulus here wait; end process; 激励信号模板 rst=‘1’, ‘0’after 2ns; --非本例信号， 不规则信号 SW=X03, X01 after 3ns, X03 after 27ns, X01 after 41ns; STIMULUS0:process --持续循环的周期信号 begin clk_brd=0; wait for 1ns; clk_brd=1; wait for 1ns; end process; WRITE_RESULTS(