在FPGA设计中优化信号完整性问答.doc

下载文档 降价啦

19
0
约1.52万字
约 18页
2018-05-23 发布于四川
举报
版权申诉
保障服务

在FPGA设计中优化信号完整性问答.doc

1、本文档共18页，其中可免费阅读6页，需付费180金币后方可阅读剩余内容。
2、本文档内容版权归属内容提供方，所产生的收益全部归内容提供方所有。如果您对本文有版权争议，可选择认领，认领后既往收益都归您。
3、本文档由用户上传，本站不保证质量和数量令人满意，可能有诸多瑕疵，付费之前，请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形，可联系本站下载客服投诉处理。
4、文档侵权举报电话：400-050-0827(电话支持时间：9:00-18:30)。

主题:在FPGA应用中优化信号完整性在线问答:[问：]?1、CPLD一般可以承受多大的上下过冲？如何处理CPLD? I/O引脚信号上下过冲过大的问题？如何调节CPLD的管教驱动能力？2、对CPLD局部的宏单元资源紧张的问题，一般有那些处理方式？这些处理对信号完整性是否有影响？[答：]?CPLD的引脚一般可以承受标称电压的10%的上下过冲，一般的处理上下过冲的方法是加滤波电容。CPLD的引脚驱动电流可以在AE中采用约束完成，分成几档最大24ma进行调节对于CPLD局部的宏单元资源紧张的问题，一般采用变更引脚分配的方法，将逻辑密度较大的区块对应的引脚分散化处理，会收到较好的效果，对于信