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Design CMOS NAND Gate and NOR Gate 一、实验目的 1、进一步学习及掌握cadence图形输入及仿真方法； 2、掌握与非门和或非门的设计方法，使之达到设计要求； 3、进一步学会版图制造工艺以及版图设计的基本规则及方法； 4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；； 5、进一步掌握后模拟仿真(post layout simulation)的基本方法； 6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。 二、设计目标 本实验主要是要设计与非门和或非门，使得该与非门和或非门满足以下几个条件： 1、该与非门和或非门能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容； 2、该与非门和或非门的传输延时(propagation delay)必须小于300ps； 3、假设输入信号有50ps的上升和下降时间； 4、该反相器必须用AMI 0.6um工艺中的最小栅长设计。 三、实验内容 本实验的主要内容首先完成该与非门和或非门的原理图级设计之后，为该与非门和或非门进行封装生成symbol。然后利用Spectre工具分析其瞬态响应。同时学会用cadence virtuoso为与非门和或非门设计版图，最后进行LVS使版图与原理图一致。最后再进行版图仿真，并与原理图仿真进行比较。 或非门尺寸设计 由于要求该或非门能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容，并且其传输延时(propagation delay)必须小于300ps。所以，首先应确定或非门的尺寸。 (1) 或非门尺寸设计原理图 根据实验设计要求，建立或非门尺寸设计原理图如下图所示。 图一 或非门尺寸设计原理图 (2)确定尺寸 对上面的或非门原理图进行封装之后，建立如图二所示的NOR2_test原理图，原理图主要是用来确定或非门的尺寸，使之满足设计目标。 图二 NOR2_test原理图 进入Analog Environment，设置好参数，进行瞬态分析，param的变化范围是从4-10，得到输出信号的波形如图三(左)所示。在利用计算器中的delay函数测得输出信号的延时与变量param的关系曲线如图三(右)所示。 图三 输出波形及延时与变量param的关系曲线 由图三延时与变量param的关系曲线可以看出，随着变量param的不断增大，延时不断减小，当param=5.6时，第一根曲线延时恰好等于300ps；当param=9.68时，第二根曲线延时恰好等于300ps。综合以上两种情况可知，为了满足条件2：该反相器的传输延时(propagation delay)必须小于300ps，考虑最坏的情况所以可取变量param=10。 与非门尺寸设计 由于要求该与非门能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容，并且其传输延时(propagation delay)必须小于300ps。所以，首先应确定与非门的尺寸。 (1)与非门尺寸设计原理图 根据实验设计要求，建立与非门尺寸设计原理图如下图所示。 图四 与非门尺寸设计原理图 (2)确定尺寸 对上面的与非门原理图进行封装之后，建立如图五所示的NAND2_test原理图，原理图主要是用来确定与非门的尺寸，使之满足设计目标。 图五 NAND2_test原理图 由于要使与非门的传输延时(propagation delay)小于300ps，所以我们可以首先分析与非门的最坏情况下的延时。如图六所示。 (a) 输入B=0保持不变 (b) 输入B由0-1变化 图六 输入B由0-1的充放电过程 由图六所示，由于节点寄生电容的存在，所以每一次充放电的过程中，都要对寄生电容C进行充放电，进而增加了传输延时。如图六(a)所示，当A=1，B=0保持不变，即A输入的NMOS管导通，B输入的PMOS管导通，所以会通过VDD和A对寄生电容C进行充电，使得寄生电容C存储电荷；当A=1，B由0-1变化时，即A输入的NMOS管导通，B输入的NMOS管导通，所以不仅负载电容Cload会放电，而且寄生电容C也要放电，所以增加了下降延时的时间。由于B是最后稳定的信号(通常称为关键信号)，所以经过上面的分析可以得出一个结论：为了减小延时、提高速度，关键信号 (最后稳定的信号)应该尽量靠近输出端。 也就是说，当A=1，B由0-1变化时，下降延时最大。所以，要使与非门传输延时(propagation delay)小于300ps，就要使最坏情况下的传输延时小于300ps才能满足