第3章 组合电路VHDL设计.pptVIP

第3章 组合电路的VHDL设计 3.1 多路选择器及其VHDL描述 3.1 多路选择器及其VHDL描述 3.1 多路选择器及其VHDL描述 3.1 多路选择器及其VHDL描述 3.2 半加器及其VHDL描述 3.2 半加器及其VHDL描述 3.2 半加器及其VHDL描述 3.2 半加器及其VHDL描述 3.2 半加器及其VHDL描述 3.2 半加器及其VHDL描述 3.2 半加器及其VHDL描述 3.2 半加器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.3 四选一多路选择器及其VHDL描述 3.4 全加器及其VHDL表述 3.4 全加器及其VHDL表述 3.4 全加器及其VHDL表述 3.4 全加器及其VHDL表述 3.4 全加器及其VHDL表述 3.4 全加器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 3.5 乘法器及其VHDL表述 习 题 习 题 3.5.9 数据类型转换函数 A0=conv_std_logic_vector(0,s) A 相当于 A0=“0000” A 3.5 乘法器及其VHDL表述 3.5.9 数据类型转换函数 R1：= R1 +to_stdlogicvector(to_bitvector(A0)SLL(i-1)) 两次调用数据类型转换函数 。 数据类型转换函数定义： 3.5.9 数据类型转换函数 3.5.9 数据类型转换函数 3.5.9 数据类型转换函数 预定义转换函数的函数首定义： 3.5.9 数据类型转换函数 预定义转换函数的函数体： 3.3.5 信号定义和数据对象 数据对象： 信号（SIGNAL） 变量（VARIABLE） 常量（CONSTANT） 信号定义：SIGNAL Q1： STD_LOGIC 数据对象 数据类型 行为方式和功能特点 取值范围 信号，芯片内部定义一个数据的暂存节点；如同一根导线在整个结构体(电路)中传递信息。 3.3 四选一多路选择器及其VHDL描述 3.3.6 并置操作符 ? 将操作数或数组合并组成新的数组 3.3.7 四选一多路选择器的VHDL不同描述方式 1. WHEN_ELSE：条件信号赋值语句 ，并行语句，逐项测定条件，条件为真，立即赋值，有赋值优先级 2. 选择信号赋值语句 并行语句，不能在进程中使用，与CASE语句功能相似。条件测试具有同期性，不允许条件重叠和条件不全。 条件句未能覆盖所有条件时，末尾加上： 3.4.1 全加器设计及例化语句应用 3.4.1 全加器设计及例化语句应用 3.4.1 全加器设计及例化语句应用 3.4.2 VHDL例化语句 为达到连接底层元件形成更高层次电路结构，使用例化语句 元件例化是VHDL设计实体构成自上而下层次化设计的重要途径。 第一部分：将现成设计实体定义为元件，元件声明语句 元件声明语句必须放在ARCHITECTURE和 BEGIN之间 第二部分：此元件与当前设计实体中元件间及端口间的连接说明 元件例化语句 3.4 全加器及其VHDL表述 3.4.2 VHDL例化语句 例化名 : 元件名 PORT MAP( [端口名 =] 连接端口名,...); u1 : h_adder PORT MAP(a=ain,c