VerilogHDL数字设计实训教程课件第3章数字系统应用类实训项目.ppt

Verilog HDL数字设计实训教程西安电子科技大学出版社 贺敬凯 2012-12-28 第1章 Verilog HDL数字设计实训基础 第3章 数字系统应用类实训项目 3.1 序列检测器设计 3.2 多功能计算器设计 3.3 求最大公因数设计 3.4 多功能数字钟设计 3.5 音乐播放器设计 3.6 小结 图3-8 GCD系统框图 表3-1 常用音符及其长度标记 3.4 多功能数字钟设计 2. 设计说明 设计将两个项目放在了一起，一个项目是数字钟，另一个项目是数字跑表，这两个项目针对不同的应用，因此设计要求也有所不同。 对于数字钟来说，需要计时、校时、闹钟等功能，针对计时功能，则要求实现括时、分、秒的计时，并且可以实现一天以内精确至1秒的计时。 对于跑表来说，需要复位清零、暂停等功能，针对计时功能，则要求实现分、秒、百分秒的计时，可以实现一小时以内精确至百分之一秒的计时。 本节仅完成设计要求中的前面3个。 3.4 多功能数字钟设计 3. 设计模块 图3-15 数字钟模块端口框图 3.4 多功能数字钟设计 3. 设计模块 4个模块的功能： 模块U1用于分频，得到100Hz和1kHz两个频率，分别为按键和液晶提供合适的工作频率； 模块U2产生工作模式以及得到时间信息、闹钟定时信息以及校时信息； 模块U3产生显示用的时、分、秒及百分秒信息； 模块U4用于实现液晶的显示控制。 3.4 多功能数字钟设计 4. 代码说明 （1）在digitalclock_top模块中调用了4个模块实现。模块divf_digitalclk用于分频，得到100Hz和1kHz两个频率，分别为按键和液晶提供合适的工作频率；模块key_digitalclk通过按键产生工作模式、设定闹钟定时、设定校准时间等，并得到时间信息、闹钟定时信息以及校时信息；模块digitalclock产生显示用的时、分、秒及百分秒信息；模块lcd_digitalclk用于实现液晶的显示控制。 （2）在key_digitalclk模块中，使用按键产生工作模式、设定闹钟定时、设定校准时间等，工作模式由变量mode来存储：mode=0，为计时模式；mode=1，为闹钟模式；mode=2，为校时模式。在校时模式下，设定校准时间后，需要将校准的小时和分钟信息传给计时用的小时和分钟，以同步更新，如“if(mode==2) hour_n=hour_adj;”“ if(mode==2) min_n=min_adj;”这两条语句所示。 （3）在数字钟设计中，小时、分、秒异步更新，更新时采用了不同时钟，同时对小时、分、秒的十位和个位采取了分别处理的方法，这是一个很实用的技巧，请读者参照代码认真体会。 3.4 多功能数字钟设计 5. 硬件验证 图3-16 引脚锁定 3.4 多功能数字钟设计 6. 扩展部分 请读者思考并实现以下扩展功能： （1）对于数字钟功能，计时信息可仅显示时、分、秒，读者可以将百分秒信息去掉，这一功能很容易实现，由读者自行完成。 （2）整点报时功能和闹铃功能：每逢整点，产生间隔1s的嘀嘀嘀嘀——嘟，四短一长的报时音。在闹钟定时到的时刻，启动闹铃响，闹铃音为急促的嘀嘀嘀音，响声延续30秒。需要增加一个输出到扬声器的信号，该信号可直接从FPGA管脚引出到扬声器，用于产生闹铃音和报时音。 （3）使用按键来开启或关闭闹钟功能，并用1个LED灯指示是否设置了闹钟功能，亮表示已设置，不亮表示未设置；在校时或闹钟模式下，增加2个LED灯来指示调整的是小时还是分钟。 （4）使用按键来开启或关闭数字跑表功能，对于跑表功能，计时信息仅显示分、秒、百分秒信息。 （5）针对跑表功能，要求增加pause暂停和reset复位功能按键：按动复位后，数字跑表从00:00:00:00开始计数；按动暂停后，数字跑表停止计数，在液晶上稳定显示最后的计数值。 3.5 音乐播放器设计 1. 设计要求 设计硬件乐曲演奏电路，具体要求如下： （1）了解乐谱的一些基本知识，可以将乐谱转换为相应的QuartusII文件。 （2）识谱并演奏《沂蒙山小调》和《两只老虎》，通过按键4来选择其中的一首乐曲播放，两首乐曲的简谱如图3-17和图3-18所示。 （3）掌握本设计各模块的功能，能够填入并演奏一些新的曲子 图3-17 沂蒙山小调的简谱 图3-18 两只老虎的简谱 3.5 音乐播放器设计 2. 设计说明 图3-19 简谱中音名与音频的对应关系 3.5 音乐播放器设计 2. 设计说明 图3-20 简谱中音频与分频预置数的对应关系 3.5 音乐播放器设计 3. 设计模块 图3-21 硬件乐曲演奏电路