(微机原理与接口技术知识)chapter10存储器接口.pptVIP

第10章 存储器接口;存储器引脚;;地址线;数据线;RAM R/W: 只有一个控制输入,只有当器件被选择输入/CS选中时,该控制线选择一次读操作或写操作 /OE: 控制输入,必须有效,才能执行一次存储器读操作 /WE (写允许): 必须有效,才能执行一次存储器写操作 若/WE 和/OE控制输入均无效(逻辑1),数据线处于高阻抗状态;ROM存储器;;;2704: 512*8 2708: 1K*8 2716: 2K*8 2732: 4K*8 2764: 8K*8 27128: 16K*8 27256: 32K*8 27512: 64K*8 271024: 128K*8 每个器件均包含地址线、8个数据线、一个或多个片选输入(/CE)以及一个输出允许线(/OE);静态 RAM器件(SRAM);;;动态RAM存储器 (DRAM);;TMS4464 64k*4: 存储256K位数据 8 个地址引脚: 首先,A0-A7被置于地址线上, 由/RAS选通进入一个内部的行锁存器作为行地址 然后,A8-A15被置于同样的8条地址线上,由/CAS选通进入一个内部的列锁存器作为列地址 保持在这些内部锁存器中的16位地址寻址4位存储单元中的内容 ;;;地址译码;译码的地址范围是：1111 1111 1XXX XXXX XXXX 或 从1111 1111 1000 0000 0000= FF800H 到1111 1111 1111 1111 1111= FFFFFH;3-8线译码器 (74LS138);;在任何时候8个输出中只有一个会变成低电平 为使译码器的任一输出变为低电平,3个允许输入 (/G2A, /G2B和G1)均必须有效 /G2A和/G2B输入必须都为低电平(逻辑0),G1必须为高电平(逻辑1) 一旦74LS138 被允许,地址输入(C,B和A)就选择某一个输出引脚变低;译码电路示例;;8088的所有地址线都连接到这个电路上 译码器的输出连到EPROM的/CE输入 来自8088的/RD信号连到EPROM的/OE输入 在此电路中,一个3输入与非门连接到地址位A19-A17;1111 XXXX XXXX XXXX XXXX 或 1111 0000 0000 0000 0000= F0000H 到 1111 1111 1111 1111 1111= FFFFFH ;双2-4线译码器 74LS139;PROM地址译码器;;;PLD可编程译码器;TTTLE Address Decoder PATTERN Test 1 REVISION A AUTHOR Barry B. Brey COMPANY BreyCo DATE 6/6/99 CHIP DECODER1 PAL16L8 ;Pins 1 2 3 4 5 6 7 8 9 10 A19 A18 A17 A16 A15 A14 A13 NC NC GND ;Pins 11 12 13 14 15 16 17 18 19 20 NC 08 07 06 05 04 03 02 01 VCC EQUATIONS /01= A19*A18*A17*A16*/A15*/A14*/A13 /02= A19*A18*A17*A16*/A15*/A14*A13 /03= A19*A18*A17*A16*/A15*A14*/A13 /04= A19*A18*A17*A16*/A15*A14*A13 /05= A19*A18*A17*A16*A15*/A14*/A13 /06= A19*A18*A17*A16*A15*/A14*A13 /07= A19*A18*A17*A16*A15*A14*/A13 /08= A19*A18*A17*A16*A15*A14*A13;图10-19中的GAL22V10C的 VHDL 描述 library ieee use ieee.std_logic_1164.all entity DECODER_10-19 is port( A19,A18,A17,MIO: in STD_LOGIC; ROM,RAM,AX19: out STD_LOGIC; ); end; architecture V1 of DECODER_10_19 is begin ROM=A19 or A18 or A17 or MIO; RAM=not(A18 and A17 and (n