《数字逻辑》第4章EDA设计工具软件_补充相关知识（自学）.pptVIP

* 必须选中“mult.bsf”之前的复选框，否则在Project Navigator中将找不到mult模块！ * * * * * * * 利用“View”菜单命令，改变地址或字的显示格式等：如在Address Radix中选择Decimal，在Memory Radix中选择Hexadecimal或Unsigned Decimal。 * * 选择以前已创建好的存储器的初始化格式文件（如my_ram.mif） * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 见《数字系统设计与Verilog HDL（第2版）》P290~293 竞争-冒险的成因：有两个或两个以上输入同时发生变化；信号在器件传输过程中存在延迟，而且不同元件的传输延迟不同（存在竞争）延时大小与连线的长短和门单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。 在组合逻辑电路中，由于门的延迟不完全一致，导致两个信号到达某个与非门输入端的时间并不是严格同时，则当两个相反的信号同时向相反的方向跳变时，可能会出现同时为1的情况，从而导致与非门输出有一个暂时的0，这即是一个小毛刺， 称为竞争冒险。 竞争冒险不一定要避免！要分析出现的竞争冒险是否会影响到该信号所驱动的电路！若输出信号是作为后续电路的时钟信号，则出现的小毛刺将被误认为是一个时钟脉冲，从而驱动后续电路产生误动作，故这种竞争冒险一定要避免；若输出信号只是作为一个电平信号去驱动后续电路（如数码管），则出现的小毛刺不足以使后续电路产生动作，故这种竞争冒险是可以不考虑的。 * * 插接数字TFT彩屏及4?4键盘等模块的KX-DN7 * * 1 硬件连接 （1）连接下载线 将10芯并口下载线ByteBlasterMV一端连至USB转换器，再连接至计算机的USB口，另一端连到实验箱上的FPGA编程下载接口（白色JTAG下载口）； （2）连接电源 将220V电源线一端接220V电源插座，另一端接实验箱后面的插座； 按下实验箱右侧的电源开关按键，接通电源。 * * * 硬件连接图 * * * * * * 2 进行下载及实验 （1） 在Quartus Ⅱ中打开编程器窗口---双击 即可。 （2）单击“Hardware Setup”按钮，弹出“Hardware Setup”对话框； （3）在“Hardware Setup”对话框中单击Current selected hardware 栏旁的下拉箭头，选中所连的硬件类型ByteBlaster[LPT1]，再单击Close按钮，返回编程器窗口。 （4）在MODE选项框中选择JTAG模式。 （5）在编程器窗口中 选中“Program/Configure”复选框。 * * 进行下载及实验 （6）编程下载：单击编程器界面中的“Start”按钮，则将编程目标文件从PC机中配置到FPGA 中。 编程器窗口 * * 3 KX-DN7使用说明 （1） 实验箱采用插拔式的模块结构，所有模块均可以插拔，可以根据实验需求选择相应输入、输出设备。 （2）KX3C40F+核心板自带4拨码开关与5个输入键，不够用时可以通过数据线扩展至电路板上的按键。 （3）电路板提供多组时钟，可跟据需要链接至FPGA引脚。 （4）除核心板自带拨码开关和按键外，其它引脚锁定均无硬性规定，可以通过数据线与外部模块链接，根据实验箱上的引脚标号（白色）进行引脚锁定。 绑定哪些引脚取决于采用了哪些设备，采用的设备与核心板的哪个接口连接，连接的接口不同则绑定的引脚不同；所有接口，在核心板上均注明了对应的FPGA引脚号。请首先看清引脚，确定连接方案，再绑定引脚。 * * 参见《基于FPGA的嵌入式系统设计》P63、64 参见《基于FPGA的嵌入式系统设计》P315 Quartus Ⅱ 特有的LogicLock模块设计流程允许设计者单独设计、优化和锁定每个模块的性能，即使在大型SOPC设计过程中也能保持各个模块的性能。 参数化模块库LPM（各种累加器、乘法器、加法器、比较器、除法器等）和MegaCore（如FFT、FIR等）是Altera提供的宏功能模块，即Ａltera事先设计好的设计模块，用户可直接调用，只要利用MegaWizard定义相关的参数，选择需要的端口即可。 5. 集成了多个第3方 EDA工具 备注：在Quartus Ⅱ中集成了Mentor Graphics公司的仿真工具ModelSim，Synopsys公司的编译器FPGA Compiler Ⅱ，Synplicity公司的逻辑综合工具Synplify等，可以