微机原理及单片机应用技术知识第2章 80x86微处理器工作原理.ppt

2007. 6. 13;;;;对存储器系统高速度、大容量、低成本要求，采用三级存储器组织结构，即由高速缓冲存储器Cache、主存和外存组成。;;;;;;;指令指针寄存器IP：存放下一条要读取的指令在代码段中的偏移地址 CS和IP的内容决定了程序的读取地址、指令内容和执行顺序 20位地址加法器 逻辑地址 段地址：段内偏移地址 （如指令）CS:IP 物理地址（实际地址） ;;;;;2.2.3 8086/8088寄存器;;;;;;溢出标志位OF 运算结果超出了机器数所能表示的数的范围OF=1；反之，OF=0 该标志表示运算结果是否产生了溢出 符号标志位SF 结果为负数，SF=1；结果为正数，SF=0 零标志位 结果为0，ZF=1；结果不为0，ZF=0 奇偶标志位PF 结果低八位中1的个数为偶数，PF=1；为奇数，PF=0。用于检查数据在传送过程中是否发生错误 ;;;;CS----存放代码段的段基址的高16位 SS----存放堆栈段的段基址的高16位 DS----存放数据段的段基址的高16位 ES----存放附加数据段的段基址的高16位 ;;;;地址总线AB 传送CPU发出的地址，以寻址存储单元或I/O端口。AB的宽度决定了计算机系统能够使用的最大的存储器容量。如：地址总线为20条，用A19～A0表示，可寻址220=1M的存储空间 控制总线CB 向计算机系统的各部件发送操作命令和定时信息。带有上横线的表示低电平有效,无上横线的表示高电平有效 如：ALE(address latch enable)、INTR高电平有效，MEMW、MEMR、IOR、IOW、INTA低电平有效;; 8086/8088CPU基本总线周期至少由4个时钟周期组成， 用T1、T2、T3、T4；对速度较慢I/O设备读写操作时， 在T3、T4之间插入若干个等待周期Tw.;2.3.2 8086/8088CPU总线;;8088/8086两种工作模式;;;; 分两种：一种8088组态有关的线，另一类是与组态无关的线 (1)MN/MX 控制8088工作与什么组态.接电源（+5V），8088处于最小组态，接地，8088处于最大组态 (2)最小组态下的控制信号线 IO/M 输入输出/存储器选择信号.输出低电平→访存；输出高电平→访问I/O端口 WR 写信号.低电平有效，在执行存储器或I/O端口的写操作时输出的一个选通信号 INTA 中断响应信号.低电平有效.是8088响应外部INTR而发出的中断响应信号;ALE 地址锁存允许信号. 是8088发出的选通脉冲，将AD7～AD0和A19/S6～A16/S3上出现的地址锁存到外部地址锁存器中 DT/R 数据发送/接收信号. 低电平→接收数据，高电平→发送数据 DEN 数据允许信号.低电平有效 SSO 系统状态输出信号.与IO/M、DT/R一起，反映8088所执行的操作 HOLD 保持请求信号.用于直接存储器存取操作，即DMA请求输入信号 HLDA 保持响应信号.DMA响应回答信号;(3)最大组态下的控制信号线 S2，S1，S0 3个状态信号. 其译码输出作为8088工作在最大组态时，对存储器和I/O端的口读/写操作信号. 3个状态信号与CPU所执行的操作见P177,表4-1 RQ/GT0、RQ/GT1 总线请求/允许信号. 双向，低电平有效. 两个外设同时发出总线请求时，RQ/GT0优先权高于RQ/GT1 LOCK 锁定信号.低电平有效.该信号由前缀指令LOCK使其有效；有效时，别的总线设备不能取得对系统3总线的控制权 QS0，QS1 队列状态信号.用于提供8088指令队列状态 ;最大模式总线状态; ;(4)与组态无关的引线 RD 读选通信号.低电平时有效，表示正在进行存储器或I/O读操作 READY 准备就绪信号.是CPU寻址的存储器或I/O口送来的响应信号 TEST 测试信号.它是由WAIT指令测试的信号.低电平时，执行WAIT后面的指令；高电平时，CPU进入空转等待状态 INTR 中断请求信号.它是外设发来的可屏蔽中断请求信号，可由标志寄存器中的中断允许标志位来屏蔽 NMI 非屏蔽中断请求信号.它是边沿触发信号，是不可屏蔽的 RESET 复位信号;寄存器;;VCC 电源线.要求加5V±10%的电压 GND 地线.8086/8088有两条地线，这两条地线都要接地 CLK 时钟信号.一般由时钟信号发生器8284输出，它提供8088的定时操作.8088的标准时钟频率为5MHz ;地址锁存器 74373或8282 数据收发器 74245或8286 时钟发生器 8284 总线控制器 8288; 地址锁存器 8088在访问存储器或I/O设备时，低8