数字逻辑电路简要.docVIP

汉明距离：将两个编码字码逐位比较，不同位的个数。最小距离为2c+1的编码可纠C种位错。最小距离为2c+d+1可纠c种位错，同时检d种位错。 数制： Vcc V0 S1 S2 集成电路的输出结构： 图中开关S受前级逻辑控制。 1．推拉结构。 S1S2总只有一个导通。 Vcc V0 S 2．开路输出。 可线与（多个输出均1，结果才为1）。 Vcc V0 S1 S2 3．三态输出。 S1S2同时断开。 可用于总线结构。 集成电路主要特性及参数：（外部）（标准） 1．逻辑电平：确保逻辑电路在正常条件下正常使用时的逻辑1、0对应的电平标准。 输出高电平（VoH）：输出高态时的最低输出电压规定。 例：CMOS VOH=Vcc-0.1 Vcc （4.9V） TTL VOH=2.7 V 输出低电平（VOL）：输出低态时的最高输出电压规定。 例：CMOS VOL=地+0.1 Vcc （0.1V） TTL VOL=0.5 V 输入高电平（VIH）：能保证被识别为高态的最低输入电压规定。 例：CMOS VIH= 0.7 Vcc （3.5V） TTL VIH=2.0 V 输入低电平（VIL）：能保证被识别为低态的最高输入电压规定。 例：CMOS VIL=0.3 Vcc（1.5V） TTL VIL=0.8 V 2．噪声容限（Noise margin）：在不引起电路输出逻辑的改变的情况下，在正常规定的输入电压值上所能叠加的最大的外部噪声电压。 高电平噪声容限VNH：VOH－VIH 例： CMOS VNH= 1.25V TTL VNH= 0.7V 低电平噪声容限VNL：VIL－VOL 例： CMOS VNL= 1.25V TTL VNH= 0.3V 3．输入输出电流： iOH iIH iOL iIL 输出高电平电流IOH：输出高态时且仍能维持VOH，输出可提供的最大电流。 例： CMOS IOH = 4 mA TTL IOH = 400Ua 输入高电平电流IIH：输入高态时所需注入最大电流。 例： CMOS IIH = 1 uA TTL IIH = 20 Ua 输出低电平电流iOL：（下图）输出低态时输出端可注入的最大电流。 例： CMOS IOL = 4 mA TTL IOL = 8 mA 输入低电平电流iIL：输入低态时输入端流出的最大电流。 例： CMOS IIL = 1 uA TTL IIL = 0.4 mA 4．（直流）扇出（Fan-out）：不损害性能所能驱动的标准负载数。 低态扇出：IOL /lIL 高态扇出：IOH /IIH 总扇出：低态扇出和高态扇出较小者。 例：CMOS 的扇出实际无限制。 TTL扇出为20。 使用注意： 每个器件在电源与地之间要求加去耦电容。 不用的输???端不能悬空。 对于CMOS，可将多个输入相连，也可接电源或地。 对于TTL，接高电平需接上拉电阻，并注意使电阻上的压降不能破坏高电平输入。接低电平可直接接地，但有时需通过电阻接地，并注意不能破坏低电平输入。 三线－八线译码器 译码器的扩展。 利用使能端扩展。（注意使能端的扩展功能） 注意：集成芯片中的输入驱动和非逻辑运用。 用译码器可作数据分路器 用译码器完成组合逻辑，可编程器件原理 由于实际的逻辑器件存在传输延时，于是输出会产生不同于理想逻辑器件的结果。 这种信号多径传输引起的时间变化称之为竞争，如竞争结果导致了错误后果，则称之为险象。 静态险象的产生的逻辑原因： 1．逻辑门存在传输延时； 2．同一门的二个或二个以上输入信号发生变化。 动态动态险象产生条件：单变量改变；具有3路或更多的不同传播延时路线影响输出；至少3级逻辑构成。 各类型触发器之激励表汇总如下： (a) JK触发器(b) SR触发器Q(t)Q(t+1)JKQ(t)Q(t+1)SR000X000X011X011010X1100111X011X0(c) D触发器 (d) T触发器Q(t)Q(t+1)DQ(t)Q(t+1)T000000011011100101111110 分析步骤： 1、分析电路组成：确定输入、出变量；触发器类型、个数。 由触发器类型可得触发器的状态方程。 由触发器个数可得电路可能存在的状态。 由输入变量和状态可列出相应状态转换空表。 2、据逻辑图列出触发器的激励函数和输出函数。 3、将激励函数