教案.第九讲-分配与选择器、加法器、比较器及电路中竞争冒险.doc

第九讲 分配与选择器、加法器、比较器及电路中竞争冒险 本讲重点 1.集成数据分配与选择器、加法器、数值比较器原理及应用； 2.组合逻辑电路出现竞争－冒险现象原因、危害及解决方法。 本讲难点 1.利用集成数据选择器设计指定功能的组合逻辑电路方法； 2.组合逻辑电路中的竞争－冒险现象产生原因及消除方法。 教学手段 本讲宜教师主导讲授，用多媒体演示为主、板书为辅。 教学步骤 教学内容 设计意图 表达方式 1．回顾3线入8线出集成二进制译码器内容。 内容回顾： 二进制译码器 二进制译码器：最小项译码器、N中取一译码器、n线-N线译码器。n个输入变量，二进制码的位数，N(2n)个输出变量。 3线→8线制译码器74HC138 集成3线→8线制译码器74HC138输入/输出有效电平为：输入高电平/输出低电平有效。 因要利用74HC138构成本次课准备讲授的数据分配器，所以回顾3线入8线出集成二进制译码器，之后引入新内容，可保持内容上的连贯。如此处理教学效果会好。 为了节约课时采用课件PPT演示方式组织教学。 2．提出问题，导入本次课准备讨论的内容。 1）编码器、二进制译码器和显示译码器等，都是常用集成组合逻辑的器件，是否还有其它功能的常用集成组合逻辑器件。如果有的话，则其工作原理如何，又怎样应用； 2）组合逻辑电路是由各种逻辑门电路构成的，而实际门电路在逻辑状态转换时输入到输出存在时延，门电路的时延是否会对逻辑功能产生影响，在什么条件下才会产生影响，如果可能产生不利的影响，如何采取什么措施避免或者消除影响？ 用问题激发学生听课的兴趣。 3．对上述问题的逐一讲解、解答。 3.1讲解数据分配器与数据选择器原理、集成电路及其应用。 3.1.1讲解数据分配器的概念和电路构成以及工作原理。 3.1.2讲解几种数据选择器概念和构成以及工作原理。 3.1.3讲解利用数据选择器实现任意组合逻辑电路设计方。 3.2讲解加法器原理。电路构成以及工作原理。 3.2.1讲解1位二进制加法器的半加器电路构成以及工作原理。 3.2.2讲解全加器电路构成以及工作原理。 3.2.3讲解集成4位加法器构成工作原理以及应用。 3.3讲解数值比较器构成工作原理以及应用。 3.4讲解组合逻辑电路中的竞争－冒险问题。3.4.1讲解组合逻辑电路中的竞争－冒险概念。 3.4.2讲解组合逻辑电路中的竞争－冒险判别方法。 3.4.3讲解如何消除组合逻辑电路中竞争－冒险带来的干扰方法。 1. 数据分配器与数据选择器 （1）数据分配器 定义：将公共数据线上的信号根据需要送到多个不同通道上去的逻辑电路。 输入端：1个；输出端：2n个。 由74HC138构成的1路-8路数据分配器。通过分析3线→8线制译码器74HC138的内部电路组成，或者功能表即可得到该数据分配器的工作原理。 （2）数据选择器 定义：根据需要将多路信号中选择一路送到公共数据线上的逻辑电路(又称多路开关)。 输入端：2n个；输出端：1个。 ①2选1数据选择器 ②4选1数据选择器 中规模数据选择器 双4选1数据选择器(74HC153) 8选1数据选择器（74HC151、74HC251） 注：其中74HC251为输出三态端口，若使能输入为高电平，则输出为高阻，其它与74HC151相同。 =1时，选择器被禁止，无论地址码是什么，Y总是等于0。 =0时，功能为： ②利用数据选择器实现任意组合逻辑电路设计方法 利用数据选择实现任意组合逻辑适合范围：二选一适合二变量逻辑函数设计，四选一适合三变量逻辑函数设计、八选一适合四变量逻辑函数设计。 可采用的方法有：公式法、真值表法、卡诺图法。 公式法步骤 真值表法步骤 第一步和第二步与公式法相同，第三步是列写真值表，采用如图所示对比法求Di。第四步画连线图。 卡诺图法步骤 第一步和第二步与公式法相同，第三步是列写卡诺图，采用如图所示对比法求Di。第四步画连线图。 2. 加法器 计算机的基本功能是实现算术运算，其基础是加法运算，用加法器实现。减法运算可以用加法器实现，而运用多次加法运算可以实现乘法运算，而运用多次减法运算可以实现除法运算。 （1）1位二进制加法电路 ①半加器 实现2个1位二进制数的加法运算，并输出和与进位信号的逻辑电路。设输入A0为被加数、B0为加数，输出S0为和、C0为进位。 ， 半加器的逻辑符号为： ②全加器 实现3个1位二进制数的加法运算，并输出和与进位信号的逻辑电路。 集成4位加法器——74HC283 集成4位加法器的级联——扩展为8位二进制数加法电路 例1：分析由集成四位加法器74HC283构成电路的逻辑功能。 实现4位二进制数A3A2A1A0与4位二进制数D3D2D1D0的补码的加法运算——2个4位二进制数的减法运算。 例2：由集成4