第9章DMA控制器82C37A和时间间隔定时器芯片82C54.pptVIP

第9章 DMA控制器82C37A和 时间间隔定时器82C54 重点 82C37A实现DMA方式传送的一般原理与过程 82C54引脚定义及使用，82C54的编程应用 难点 82C37A内部寄存器的功能及编程 DMA方式传送的一般过程 82C54的六种工作方式及对应时序 ???? 9.1 DMA控制器82C37A 82C37A芯片拥有以下几个特点： 管脚引线与NMOS8237A兼容 4个各自独立的DMA通道　 可以级联扩展成至任意数量的DMA通道。 高速数据传输：在8MHz时钟时可达每秒4MB；在12.5MHz时钟时可达每秒6.25MB； 存储器到存储器之间传送方式　 静态CMOS设计，允许低功耗操作　 TTL/CMOS电平全兼容　 内部寄存器可用软件读取　 9.1.1 82C37A的内部结构 　82C37A芯片是一个多模式的直接存储器存取控制器，是一种CHMOS外围接口。由于它允许外部设备直接从系统存储器传送信息，所以极大地改进了系统的性能　 　图9-1给出了82C37A DMA控制器(或者称DMAC)的内部结构框图。从图中可以看出，82C37A芯片是由定时及控制、优先级编码器及循环优先级逻辑、命令控制及12个不同类型的寄存器等功能模块组成。下面简要地介绍每部分电路以及寄存器的主要功能　 82C37A的内部结构 82C37A的定时及控制部件产生外部总线接口所需要的控制信号。例如，它接受READY及 等输入信号，产生ADSTB及AEN等输出信号。这些信号与输入到82C37A的时钟信号一起进行的是同步操作。目前高速的82C37A可在12.5MHz的最大时钟速率下进行操作　 如果82C37A收到多个DMA服务请求，那么它将按优先级的高低来处理这些DMA服务请求。在软件控制之下，可选择两种优先级方式中的一种。这两种优先级方式分别被称之为固定优先级和循环优先级　 82C37A的内部结构 固定优先级方式是在数值上按由小到大顺序给各个通道指定优先级，即通道0的优先级最高，而通道3的优先级最低　 循环优先级的初始化优先级级别与固定优先级相同。但是，当某个特定级别的DMA请求得到服务之后，进行优先级循环，先前得到服务的通道被指定为最低优先级　 例如，假设初始化优先级为1的刚刚被服务过，此时通道2就会处于最高优先级，而通道1则被循环到最低优先级　 82C37A的内部结构 82C37A芯片的命令控制电路对通过微处理器接口送给它的寄存器命令进行译码，由此来确定这次访问的是哪一个寄存器，以及将要形成的是哪种类型操作；另外，在DMA操作期间，它通常还要对该电路由程序所决定的操作方式进行译码　 82C37A的内部结构 由图9-1的逻辑框图可以看出，82C37A有12个不同类型的内部寄存器。例如当前地址寄存器、当前计数寄存器、命令寄存器、屏蔽寄存器以及状态寄存器等。所有这些寄存器的名称已列于表9-1之中，同时在表中还列出了它们的大小及个数。注意，图中有4个当前地址寄存器，且其大小均为16位，即4个DMA通道的每一个通道都有一个当前地址寄存器　 表9-1 82C37A内部寄存器  9.1.2 82C37A引脚信号的定义 图9-2给出了82C37A可 编程DMA控制器的引脚 图，其引脚定义如下： CLK，时钟输入信号 ，片选信号(Chip Select)，低电平有效 有效时允许CPU对 82C37A进行编程 82C37A引脚信号的定义 译码器不使用8086/8088的控制信号（M/ /IO），因为它有新的存储器读写信号与I/O读写控制信号( 、 、 和 ) RESET，复位(Reset) 信号 READY，准备就绪输入端，高电平表示已准备好。若把逻辑0加到准备就绪输入上，则使82C37A进入等待状态，以等待较慢的存储器或I/O设备准备就绪后，82C37A才继续操作 82C37A引脚信号的定义 DB7～DB0，8位数据线。当DMAC为主模块时，DB7～DB0输出当前地址寄存器中的高8位地址，并通过ADSTB打入锁存器，和地址线A7～A0输出的低8位地址一起构成16位的存储器地址；当DMAC为从模块时，CPU通过DB7～DB0对DMAC进行读写操作 存储器读信号。此信号有效时，所选中的存储器单元的内容被读到数据总线上 82C37A引脚信号的定义 存储器写信号。此信号有效时，数据总线上