(FPGA数字信号处理设计流程System Generator入门与提高）第6章应用实例.ppt

　6.1 数?字?振?荡?器6.1.1 用IIR滤波器实现振荡器　　我们可以使用IIR滤波器生成正弦波，例如如图6.1.1所示二阶IIR滤波器。 图6.1.1 用IIR滤波器实现振荡器结构图 滤波器的输出为： 　　1．用8位的IIR滤波器实现正弦振荡器　　打开实例“sine_wave_iir_8bit.mdl”，位于“C:\SG\example\Oscillators\”路径下，在本实例中，实现一个IIR滤波器，工作在采样频率fs?=?100 MHz上，并假定图6.1.1中的b=1.75，其数据位宽为8位，如图6.1.2所示。 图6.1.2 用8位的IIR滤波器实现正弦振荡器结构图 　　于是系统的传递函数为： 图6.1.3 Z域分析图 　　假定模型sine_wave_iir_8bit.mdl中的所有模块和仿真结果都是理想的，那么输出的应是8.04 MHz的正弦波，对模型sine_wave_iir_8bit.mdl进行仿真后可以得到如图6.1.4所示的仿真结果。 图6.1.4 8位的IIR滤波器实现正弦振荡器的仿真结果 　　在使用FPGA进行设计开发时除了考虑设计的性能，还需要考虑硬件资源的使用情况。好的设计能使用极少的资源获得很高的性能，但当模块功能比较复杂时，性能和资源是难以兼顾的，通常在满足设计要求的基础上要求尽量减少硬件资源的使用。同样的模块设计要求，使用不同的硬件资源就有不同的实现方式、不同的性能和不同的资源使用量，遇到这类情况就需要根据整个系统的情况，决定使用何种实现方式。以此IIR滤波器为例，其中包含有两个乘法单元，可以使用FPGA上的嵌入式硬件乘法器实现或用片上的基本逻辑单元来构成。 需要注意的是，在本书使用的Spartan-3E FPGA上一共只有20个18×18位的嵌入式硬件乘法器，是相对比较稀缺的资源，本例中仅用到8位位宽，又没有充分发挥嵌入式硬件乘法器的全部性能，如果使用片上的逻辑单元来实现乘法器又需要使用较多的资源，且性能没有使用嵌入式硬件乘法器好，此时就需要从系统设计的角度考虑选择哪种实现方式。表6.1.1和表6.1.2为实现IIR滤波器时使用嵌入式硬件乘法器和不使用嵌入式硬件乘法器两种情况下的硬件资源使用量。表中没有给出CLB的使用量，CLB相对而言还是比较大的逻辑单元，并不能很好地反映资源的使用情况。 　　对比表6.1.1和表6.1.2中的数据不难发现：　　使用片上Slices等逻辑单元实现乘法器需要占用较多的资源。　　模块的逻辑功能主要由LUTs来实现。　　乘法计算比加法计算要复杂很多，因而实现乘法器需要使用更多的资源。　　时延环节由触发器来实现。　　使用片上嵌入式硬件乘法器实现乘法器能获得较高的处理速度。 　　2．用12位的IIR滤波器实现正弦振荡器　　打开实例“sine_wave_iir_12bit.mdl”(位于“C:\SG\example\Oscillators\”路径下)，在本实例中，实现一个采样频率fs?=?100 MHz的IIR滤波器，并假定图6.1.1中的b=1.75，其数据位宽为12位，如图6.1.5所示。 图6.1.5 12位的IIR滤波器实现正弦振荡器结构图 　　对此模型可以采用前面对8位的IIR滤波器类似的分析方式，并进行仿真，得到如图6.1.6所示的Simulink中的仿真结果。 图6.1.6 12位的IIR滤波器实现正弦振荡器的仿真结果 　　图6.1.6为生成正弦波经快速傅立叶变换后得到的信号频谱图。本模型是一个12位的IIR滤波器，相对于前面8位的IIR滤波器，其在数值的量化过程中的误差要小，因而在仿真结果中可以很明显地看到信号纯度更高，谐波较少，具有更高的性能。　　同样将System Generator导出的工程文件在ISE中完成布局布线后得到如表6.1.3和表6.1.4所示的结果。 对比表6.1.3和表6.1.4中的数据不难发现：　　加法器所需资源关于数据位呈宽线性增长，涨幅较小。　　如果不使用硬件乘法器，乘法器所需资源关于数据位宽呈指数级增长，涨幅较大。　　数据吞吐量影响处理速度，且需要更多的硬件资源。 6.1.2 用查表法实现数控振荡器　　数控振荡器通常用查找表来实现，定步长的不断读取正弦查找表中的数值来生成正弦波，当读到表单末尾时再从头开始，从而产生一个周期信号，如图6.1.7所示。 图6.1.7 用查表法实现数控振荡器结构图 　　图中输入的频率控制信号为一常值，则输出的正弦波频率不变，当频率控制信号变化时输出的正弦波的频率也随之改变。给到正弦查找表的地址为三角波信号，由一个累加器生成，累加器包括一个寄存器和一个加法器，并将计算结果的小数部分丢弃，保留