EDA实验--8位二进制乘法电路 24.docxVIP

8位二进制乘法电品楠1．选题目的： 通过八位二进制乘法器设计实验，进一步熟悉VHDL语言的电路设计，及数字电路的基本知识，为以后进一步在数字电路学习上奠定基础。2.设计要求8位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别10010011,其计算过程如下：1 1 0 1 0 1 0 1× 1 0 0 1 0 0 1 1 1 1 0 1 0 1 0 1 N0与被乘数相乘的部分积，部分积右移一位 1 1 0 1 0 1 0 1 N1与被乘数相乘的部分积 + 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 两个部分积之和，部分积之和右移一位 + 0 0 0 0 0 0 0 0 N2与被乘数相乘的部分积 0 1 0 0 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 与前面部分积之和相加,部分积之和右移一 + 0 0 0 0 0 0 0 0 N4与被乘数相乘的部分积· · ·· · · N7与被乘数相乘的部分积 + 1 1 0 1 0 1 0 1 1 1 1 1 0 1 0 0 1 0 0 1 1 1 1 与前面部分积之和相加 0 1 1 1 1 0 1 0 0 1 0 0 1 1 1 右移一位得到最后的积按照这种算法，可以得到下图所示之框图和简单流程图。图中Y寄存器存放被乘数M，B寄存器存放乘数N，A累加器存放部分积。A和Y中的数据在加法器中相加后送入A中，而A和B相级联又构成了一个16bit的移位寄存器，当它工作于移位模式时，可以实现数据的右移。由于乘数的每一位不是0就是1 ，对应的部分积不是0就是被乘数本身，所以实际作部分积相加这一步时，只要根据乘数的对应位判断：如该位为1 ，则将累加器中的数据加上被乘数再移位；如该位为0时，就不加被乘数而直接移位。运算时首先将累加器A清零，并将被乘数M和乘数N分别存入寄存器Y和B，然后依据寄存器B中最右一位B0（数据N0）确定第一个部分积。将此部分积送入A累加器以后，将A连同寄存器B右移一位，部分积的最低位被移进寄存器B的最左位，乘数的最低位N0被移出寄存器B，而乘数的次低位N1被移至寄存器B的B0位。第二次仍然依据B0位的数据（N1）来确定第二个部分积，将部分积与累加器中的数据相加后右移一位，N1又被移出寄存器，数据N2被移到B0位置。。。。。这样，经过8次部分积相加位的操作，完成1次乘法运算，乘数N恰好被移出寄存器B，寄存器B中保存的就是运算积的低8位数据。移位相加的次数应用一个计数器来控制，每移位一次，计数器计一个数。当计数器计得8个数时，发出一个信号，使电路停止操作，并输出运算结果（流程图是按减法计数器设计的，也可使用加法计数器）。3.根据以上流程图写出的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY multi_lpm IS GENERIC(WIDTHd:INTEGER:=8;WIDTHb:INTEGER:=8); PORT(clk,clrn,st:IN STD_LOGIC; d:IN STD_LOGIC_VECTOR(WIDTHd -1 DOWNTO 0);b:IN STD_LOGIC_VECTOR(WIDTHb -1 DOWNTO 0);A:OUT STD_LOGIC_VECTOR(WIDTHb+WIDTHd -1 DOWNTO 0); z:OUT STD_LOGIC); END multi_lpm; ARCHITECTURE one OF multi_lpm ISTYPE ss IS (s0,s1,s2,s3);SIGNAL state:ss:=s0; SIGNAL n:INTEGER