二十四进制计数器实验报告.docx

二十四进制计数器实验报告实验成员李仲哲周梓成硬件：DE2-70驱动板实验要求：使用Verilog硬件描述语言设计一个基本时序逻辑电路1位24进制计数器，并可控制加减。并利用驱动板自带晶振。实验步骤：首先创建新工程，编写Verilog HDL语言设计代码。代码如下：module qwe(iclk,rst_n,flag,q,overflow); input iclk,flag; --------------------------------输入端口声明。 input rst_n;--------------------------------------输出端口声明。 output reg [4:0] q; ---------------------------- 分配输出信号灯q0,q1,q2,q3,q4。integer i; output overflow; wire clk_1Hz;Divider50MHz (1'b1,iclk,i1hz); -----------------引用分频器代码Divider50MHz.v中的变量i1hz。always @(posedge i1hz or negedge rst_n) begin if(~rst_n) q <= 5'h0; else begin if(flag) i = 1; ----------------------------------当变量为1时计数器加。else i = -1; --------------------------------- 反之计数器减。 if(5'h17 == q) q <= 5'h0; else q <= q + i; endendassign overflow = 5'h17 == q;其中flag为控制加减开关变量，我们为其分配开关SW0引脚为PIN_AA23。由于不可使用外部时钟，而驱动板上的晶振输出信号为50MHz不可用，因此我们需要将其削减转化1Hz的秒脉冲。设计代码如下：module Divider50MHz(input CR,CLK_50M,------------------------输入端口声明。output reg CLK_1HzOut -----------------输出端口及变量的数据声明。);parameter CLK_Freq----------50MHz时钟输入。parameter OUT_Freq=1;--------------------输出1hz时钟信号。reg[24:0]Count_DIV;always@(posedge CLK_50M or negedge CR)beginif(!CR) beginCLK_1HzOut<=0;Count_DIV<=0;endelse beginif(Count_DIV<(CLK_Freq/2*OUT_Freq))Count_DIV<=Count_DIV+1 'b1;else beginCount_DIV <=0;----------------------------分频器输出清零CLK_1HzOut <= ~CLK_1HzOut;---------输出信号取反endendend Endmodule本次实验我们使用了5盏绿灯来反应输出信号q0到q4。引脚分配如下：模拟信号：完成上述试验后编译运行程序无误后，我们将程序下载到驱动板，同时将开关sw0拨上使其输出信号为1，让计数器处于加计数状态。便可见到计数器正常运转右下角绿灯开始闪烁，将sw0拨下计数器开始做减计数。