第章VHDL程序设计.pptVIP

第6章VHDL程序设计 在硬件电子电路设计领域中，设计自动化工具已被广大硬件电子工程师所接收，它必将取代人工设计方法，成为主要设计手段。目前，作为硬件记述语言之一的VHDL已经成为各家EDA工具和集成电路厂家所普遍认同和共同推广的标准化硬件记述语言。掌握VHDL语言，学会用VHDL语言设计硬件电子电路，是系统设计必须掌握的一项技能。 本书在第5章重点介绍了CPLD器件结构原理，并介绍了具体系列的CPLD系列芯片，如何基于CPLD器件做应用设计，VHDL的掌握是设计关键。本章简要介绍VHDL的基本语法，应用系统开发的手段及开发流程，具体开发工具软件的使用方法等。 6.1 VHDL简介 目前最主要的硬件记述语言是VHDL和Verilog HDL。VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件记述语言,语法较自由。 VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授VHDL，在研究生阶段教授verilog。从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。 VHDL的英文全名是VHSIC（Very