基于fpga的uart实验报告.doc

整体思路 1.1设计总框图： 1.2设计RTL视图 模块电路介绍与说明 2.1 UART分频器 根据波特率要求，对时钟进行分频操作从而实现正常的通信。 module speed_select( clk,rst_n, bps_start,clk_bps ); input clk; // 12MHz主时钟 input rst_n; //低电平复位信号 input bps_start; //接收到数据后，波特率时钟启动信号置位 output clk_bps; // clk_bps的高电平为接收或者发送数据位的中间采样点 /* parameter bps9600 = 5207, //波特率为9600bps bps19200 = 2603, //波特率为19200bps bps38400 = 1301, //波特率为38400bps bps57600 = 867, //波特率为57600bps bps115200 = 433; //波特率为115200bps parameter bps9600_2 = 2603, bps19200_2 = 1301, bps38400_2 = 650, bps57600_2 = 433, bps115200_2 = 216; */ //以下波特率分频计数值可参照上面的参数进行更改 `define BPS_PARA 5207 //波特率为9600时的分频计数值 `define BPS_PARA_2 2603 //波特率为9600时的分频计数值的一半，用于数据采样 reg[12:0] cnt; //分频计数 reg clk_bps_r; //波特率时钟寄存器 //---------------------------------------------------------- reg[2:0] uart_ctrl; // uart波特率选择寄存器 //---------------------------------------------------------- always @ (posedge clk or negedge rst_n) if(!rst_n) cnt = 13d0; else if((cnt == `BPS_PARA) || !bps_start) cnt = 13d0; //波特率计数清零 else cnt = cnt+1b1; //波特率时钟计数启动 always @ (posedge clk or negedge rst_n) if(!rst_n) clk_bps_r = 1b0; else if(cnt == `BPS_PARA_2) clk_bps_r = 1b1; // clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点 else clk_bps_r = 1b0; assign clk_bps = clk_bps_r; endmodule UART数据发送模块 UART发送模块功能：接收到发送指令以后，把数据按UART协议格式输出，先输出一个电平的起始位，然后从低到高传送八位的数据位，最后传送结束位，其verliog代码如下： module my_uart_tx( clk,rst_n, rx_data,rx_int,rs232_tx, clk_bps,bps_start ); input clk; // 12MHz主时钟 input rst_n; //低电平复位信号 input clk_bps; // clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点 input[7:0] rx_data; //接收数据寄存器 input rx_int; //接收数据中断信号,接收到数据期间始终为高电平,在该模块中利用它的下降沿来启动串口发送数据 output rs232_tx; // RS232发送数据信号 output bps_start; //接收或者要发送数据，波特率时钟启动信号置位 //--------------------------------------------------------- reg rx_int0,rx_int1,rx_int2; //rx_int信号寄存器，捕捉下降沿滤波用 wire neg_rx_int; // rx_int下降沿标志位 always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin rx_int0 = 1b0;