仁爱eda技术与应用第四章.pptxVIP

门级结构描述 1行为描述2 数据流描述3混合描述44.1 门级结构描述在Verilog程序中可通过如下方式描述电路的结构◆ 调用Verilog内置门元件（门级结构描述）◆ 调用开关级元件（晶体管级结构描述）◆ 用户自定义元件UDP（也在门级）module addbit (a, b, ci, sum, co);input a, b, ci;output sum, co;wire a, b, ci, sum, co,n1, n2, n3; xor (n1, a, b,);xor (sum, n1, ci);and (n2, a, b);and (n3, n1, ci);or (co, n2, n3);endmodule 由一些Verilog原语列出结构化的元件并按网表连接 4.1.1 内置的基本门Verilog HDL为门级电路建模的能力提供下列内置基本门： 多输入门：and, nand, or, nor, xor, xnor 多输出门：buf, not 三态门：bufif0, bufif1, notif0, notif1 上拉、下拉电阻：pullup, pulldown MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1门级结构建模语法语句形式gate_type [instance_name] (term1, term2, ..., termN) ;注意，instance_name是可选的； gate_type为前面列出的某种门类型。各term用于表示与门的输入/输出端口相连的线网或寄存器.同一门类型的多个实例能够在一个结构形式中定义gate_type [instance_name1] (term1, term2, ..., termN) ， [instance_name2] (term1, term2, ..., termN) ， [instance_name3] (term1, term2, ..., termN)， [instance_name4] (term1, term2, ..., termN) ;input 1input 2Output A多输入门input N 4.1.2 多输入门内置的多输入门包括: and nand nor or xor xnor这些逻辑门只有单个输出， 1个或多个输入。门实例语句的语法如:multi_input_gate_type [instance_name] (OutputA, Input1, Input2, ..., Input N);第一个端口是输出，其它端口是输入多输入门语法举例and A1(Out1, In1, In2) ;and RBX (Sty, Rib, Bro, Qit, Fix) ;xor (Bar, Bud[0] ,Bud[1], Bud[2] ) , (Car, Cut[0], Cut[1] ) , (Sar, Sut[2], Sut[1], Sut[0], Sut[3] ) ;多输入门的真值表(一)nand01XXX1XXXZ1XXXand01XXX0XXXZ0XXX多输入门的真值表(二)nor01XZ010XX10000XX0XXZX0XXor01XZ001XX11111XX1XXZX1XX多输入门的真值表(三)xnor01XZ010XX101XXXXXXXZXXXXxor01XZ001XX110XXXXXXXZXXXXoutput 1output 2Input A多输出门output N 4.1.3 多输出门多输出门有: buf not这些门都只有单个输入，一个或多个输出。多输出门的实例语句的基本语法如:multi_output_gate_type [instance_name] (Out1, Out2, ... OutN, InputA );多输出门语法举例buf B1 (Fan [ 0 ]，Fan [1]，Fan [2]，Fan [3]，Clk);not N1 (PhA, PhB, Ready);真值表01XZbuf01XXnot10XXinput AoutputA三态门ControlC 4.1.4 三态门三态门有: bufif0 bufif1 notif0 notif1这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下： tristate_gate [instance_name] (OutputA, InputB, ControlC) ;第